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Auslegung eines Tiefsetzstellers mit pulsweitenmodulierter Regelung durch einen Hysterese-Komparator
(2022)
Die Bachelorthesis beschäftigt sich mit dem Entwurf eines Tiefsetzstellers in einer 180nm CMOS Technologie. Der Fokus liegt auf der Umsetzung einer Regelung, die auf einem Hysterese Verfahren beruht und dafür sorgt, dass der Tiefsetzsteller die erforderliche Ausgangsspannung unabhängig von Störparametern erreicht. Zwei verschiedene Verfahren, die auf einer Welligkeitsinjektionstechnik beruhen, werden vorgestellt und untersucht. Der Tiefsetzsteller wird für eine gegebene Spezifikation ausgelegt und es werden beide Ansätze der Hysterese-Regelung umgesetzt und mit Hilfe der Simulationsresultate verifiziert
Im Projekt "Diversität und Bildung" wurden die handlungsleitenden Orientierungen von Studierenden exploriert, welche der Studienwahl und dem Studierverhalten zugrunde liegen. Am Beispiel des Fachbereichs Wirtschaft konnten insgesamt fünf handlungsleitende Orientierungen herausgearbeitet und typologisch unterschieden werden. Anders als in der ersten Projektphase wurden diese fünf Typen anhand der hermeneutischen Analyse von Interviews mit Lehrenden in Bezug auf die Relationen von Selbst- und Fremdwahrnehmungen betrachtet.
This thesis presents a power simulation of a MIPS MicroAptiv UP Core implemented as
a virtual ASIC prototype using Taiwan Semiconductor Manufacturing Company(TSMC)
65 nm CMOS technology. Based on the MIPS instruction set program data is generated
and introduced in the simulation by means of initialization files. Before the simulation,
technology specific SRAM modules are integrated into theMIPS core. Two different programs
are used for power characterization. The first program performs frequent memory
accesses by means of load/store word instructions, while the second program is a loop
which operates on registers only and mainly increments addresses. The simulation is
based on a virtual prototype which is generated by synthesis and place & route including
post-layout parasitic extractions. The stimuli for the power extraction is generated
via gate-level simulation and forwarded to the power calculation engine. The effect of X-propagation
on gate-level simulations is avoided by modifying the address-related statements
in the execution data path module, which use another form of 2 to 1 multiplexer,
setting the output to zero for all input signals even with an initial value of ’x’ without
changing the functionality. Finally, the consumed power is provided by reports generated
by the power simulation engine. The memory-centric program consumes 35.39mW
of internal power using instructions, which is 0.73mW less than the internal power of the
register-centric program, and the overall average power is also lower by almost 0.7mW.
In dieser Arbeit wird eine temperaturstabile Bandgap-Spannungsreferenzschaltung (dt. Bandabstandsreferenz) mit stabilisiertem Differenzverstärker für einen synchronen Buck-Konverter (dt. Abwärtswandler) entwickelt, welcher eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 1,2 V umwandelt.
Die Bandgap-Spannungsreferenzschaltung ist eine von vielen benötigten Komponenten des synchronen Buck-Konverters, welche im Rahmen dieser Arbeit entwickelt wurde und in die Schaltung des Buck-Konverters integriert werden soll.
Für die Entwicklung und Simulation der Schaltung der Spannungsreferenz wird das Programm ,,Virtuoso 6.1-64b“ des Softwareherstellers ,,Cadence Design Systems“ verwendet. Cadence Design Systems, Inc. ist einer der weltweit größten Anbieter von Entwurfsautomatisierung elektronischer Systeme. Diese Software bietet Simulationsmodelle für alle im Abwärtswandler verwendeten Bauteile.
Climate change related issues have increasingly gained attention of those in the field of science, business and politics. In addition to that, the United Nations (UN) has sustainable development on its agenda and is looking for innovative ways to achieve it. Great potential is seen in the complex technology of artificial intelligence (AI). AI is progressively causing changes in all areas of life such as traffic, com-munication, work and health. The aim of this master's thesis is to investigate, whe-ther or not, AI applications can have a positive effect on the achievement of the first five Sustainable Development Goals (SDGs) of the UN’s Agenda 2030 concerning poverty, hunger, health, education and genderequality. Therefore the theoretical fundamentals of AI and the concept of sustainable development are clarified. Also a connection between the two subject areas is drawn. Based on existing AI applica-tions in the field of sustainability and previous research, that links AI and sustaina-bility, the discussion reveals to which extent positive and negative effects can be shown by using the technology for achieving the five SDGs. The results indicate that AI offers opportunities to lead society in the direction of future sustainability within planetary boundaries; however, unexpected negative consequences must be taken into account. International legal frameworks can counteract the risks of using the intelligent technologies. The orientation towards economic growth, which is also reflected in the use of AI, has prevented a sustainable orientation up to now.
Versicherungsvertrieb
(2022)
Das Konzept der Bildung für nachhaltige Entwicklung (BNE)erzielt, Lernende zur aktiven Gestaltung einer ökologisch- wie sozialverträglichen Gesellschaft zu befähigen. Gleichzeitig wird BNE auf-grund der Formulierung subjektiver Kompetenzen und der Missachtung von Wachstumszwängen eine bildungspolitische Steuerung und eine Entpolitisierung von Nachhaltigkeit vorgeworfen. Daran anknüpfend lenkt das Konzept des Transformativen Lernens den Blick auf individuelle Bedeutungsperspektiven mit Bezug zu gesellschaftlichen Alltagsideologien. Mit dem Ziel eines kollektiven Bewusstwerdungsprozesses wird eine anwendungsorientierte partizipative Bildungsarbeit gefordert. Anhand des BNE-Praxisprojektes Kolleg21 in Gelsenkirchen untersucht diese empirische Forschungsarbeit, welche Lernprozesse und Kompetenzentwicklungen non-formale Bildungsprojekte ermöglichen.
Virtual Reality, Games und immersive Medien sind zurzeit in aller Munde. Überall liest man von Schlagwörtern wie 3D, Immersion oder Spatial-Audio - zum einen in meist stark auf Technik fokussierten Artikeln, zum anderen fast ausschließlich bezogen auf Games und Virtual Reality (VR). Gleichzeitig findet eine gegenläufige Entwicklung statt, indem Filme vermehrt auf Smartphones und Tablets konsumiert und Big-Budget-Produktionen statt im Kino auf Streaming-Plattformen veröffentlicht werden.
In diesem Spannungsfeld möchte ich einen Schritt zurückgehen und den klassischen Film
betrachten. Wie schafft er es seit seinem Bestehen, den Zuschauer in das Geschehen zu
involvieren? Was kann er von den aktuellen Entwicklungen übernehmen oder ist das Medium in der aktuellen Form ein Auslaufmodell?
Mit Blick auf das Sounddesign untersuche ich, wie immersive Wirkungen im Film entstehen und warum Klänge im Allgemeinen immersive Eigenschaften besitzen.
Dazu führe ich im ersten Kapitel in das unübersichtliche Themenfeld der medialen Immersion ein. Im zweiten Kapitel erarbeitete ich mein Komponentenmodell der klanglichen Immersion (KMKI), ein Analysemodell, mit dem sich immersive Wirkungen im Film untersuchen lassen. Dieses wende ich an diversen Filmbeispielen praktisch an und schaffe außerdem ein theoretisches Fundament, damit das Modell offen für zukünftige Erweiterungen bleibt. Abschließend fasse ich im dritten Kapitel die Ergebnisse der Arbeit zusammen und erkläre anhand meiner praktischen Masterarbeit totalSense meine eigene Herangehensweise, um eine immersive Hörerfahrung zu schaffen.
fh-presse Dezember 2021
(2021)
fh-presse September 2021
(2021)
fh-presse Juni 2021
(2021)
fh-presse März 2021
(2021)
Ionisierende Strahlung kann bei höheren Dosisleistungen lebensgefährlich sein. Um die Menschen vor solch einer Strahlung warnen zu können, wird im Rahmen dieser Arbeit die Entwicklung eines Messkonzeptes in CMOS Technologie zur Detektion ionisierender Photonenstrahlung durch ein elektronisches Personendosimeter beschrieben. Die entwickelte Schaltung soll später in einem Personendosimeter im klinischen Umfeld zum Einsatz kommen. Zusätzlich werden die Charakteristiken einer PIN-Diode untersucht. Die Schaltung wird auf Transistorebene aufgebaut, sodass sie später als integrierte Schaltung in einem Chip hergestellt werden kann.
Die vorliegende Masterthesis behandelt die Prozess- und Kristallstruktursimulation Selektiv
Lasergeschmolzener CuSn10 Bauteile mit Ansys. Zunächst wurde das Ausgangspulver
untersucht und auf der vorhandenen Fertigungsanlage parametrisiert. Mit dem erstellten
Parametersatz wurden Werkstoffproben gefertigt und untersucht, um zusammen mit
Literaturwerten ein Werkstoffmodell für die Simulationen aufbauen zu können. Anschließend
wurde ein thermisch-mechanisches Modell zur Prozesssimulation in Ansys aufgebaut und
anhand gefertigter Bauteile kalibriert. Es gelang, damit die Eigenspannungen in einem Bauteil
vorherzusagen, welches zuvor gefertigt und mittels Bohrlochmethode untersucht wurde. Eine
weitere Validierung scheiterte aufgrund der gewählten Geometrie des Validierungsbauteiles .
Die Kristallstruktur konnte mit einem in Ansys hinterlegten Werkstoffmodel für einen 1.4404
simuliert und mit vorhandenen Werten überprüft werden. Mit dem erstellten Werkstoffmodell
wurde die Kristallstruktur für CuSn10 vorhergesagt, jedoch im Rahmen dieser Arbeit nicht
validiert. Abschließend wird eine Empfehlung für das weitere Vorgehen gegeben.
Diese Arbeit beschäftigt sich mit der Konfiguration der GNU RISC-V Toolchain für die erste Programmierung des Entwicklungsboards Sipeed Longan Nano in der Eclipse Entwicklungsumgebung.
In diesem Zusammenhang wurde der Aufbau eines Mikrocontrollers, der Ablauf der Erstellung von Software und die Konfiguration der GNU RISC-V Toolchain für die Programmierung der RGB LED des Entwicklungsboards beschrieben. Dazu gehört das Linker-Script, die Vektortabelle und der Startcode.
Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller für die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erläutert und die für die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erläutert und die erzielten Optimierungen anhand der Testschaltungen dargestellt.
Das Ziel der vorliegenden Bachelorarbeit ist die Vermittlung eines grundlegenden Verständnisses für die akustischen Umgebungen einer Stadt und die Auswirkungen von Lärm auf den menschlichen Organismus und die Umwelt. Hierfür werden zunächst eine Einführung in die Soundscape-Forschung gegeben und wichtige Begrifflichkeiten für die Analyse von Soundscapes erläutert. Am Beispiel der Stadt Bochum wird anschließend auf den Zustand der akustischen Umgebungen im urbanen Raum eingegangen und die Relevanz der auditiven Stadtplanung verdeutlicht. Daraufhin wird ein Einblick in aktuelle Forschungen gegeben, die auf einen neuen und den klanglichen Aspekt umfassenden Standpunkt der modernen Städteplanung hoffen lassen. Abschließend wird die Konzeption und Realisierung der Soundscape-Komposition Urban Transitions unter der Berücksichtigung der gewonnenen Erkenntnisse beschrieben und ein Bezug zu vergleichbaren Werken hergestellt.
In dieser Bachelorarbeit wird ein Time-to-Digital Converter für eine Time-of-Flight Anwendung untersucht und durch Messungen charakterisiert. Der Time-to-Digital Converter, der von zwei ehemaligen Studenten der Fachhochschule Dortmund entwickelt wurde, ist dafür zuständig, die temperaturbedingte Änderung der Einschaltverzögerung der Lichtquelle, die während den Signalaufnahmen einer Time-of-Flight Kamera entsteht, zu erfassen und die entstandenen Verzögerungen zu korrigieren. Die Aufgabe dieser Arbeit ist es, den entwickelten Testchip mit einer vorentwickelten Platine von Elmos Semiconductor SE zu analysieren und zu überprüfen, ob der Testchip ordnungsgemäß funktioniert. Um den Testchip so aussagekräftig wie möglich zu testen, wird unter Einbindung der Programmiersoftware Qt der Test des TDC automatisiert.
Die Bibliothekare Georg Leyh (1877-1968), Direktor der Universitätsbibliothek Tübingen 1921-1947, und Karl Preisendanz (1883-1968), Direktor der Universitätsbibliothek Heidelberg 1935-1945, standen während der Zeit des Nationalsozialismus in engem brieflichen Kontakt. Die in den Nachlässen von Leyh (Staatsbibliothek zu Berlin – Preußischer Kulturbesitz) und Preisendanz (Universitätsbibliothek Heidelberg) überlieferte Korrespondenz stellt eine bedeutende Quelle zur neueren Bibliotheksgeschichte dar. Für die vorliegende Studie wurden insgesamt 165 Briefe ausgewertet, die sowohl berufliche als auch private Themen behandeln. Die Untersuchung gibt Aufschluss über biographische Aspekte, das Verhältnis der beiden Korrespondenten zueinander und liefert Erkenntnisse zum Zustand des wissenschaftlichen Bibliothekswesens in Diktatur und Krieg.
Die Master-Thesis umfasst die Einführung in die CERN-Projekte und in den Shunt-LDO-Regler. Der Regler wird von der Revision 0.1 hin zur Revision 0.3 weiterentwickelt. Hierbei wird eine Leiterplattenentwicklung mittels Altium Designer, eine grafische Benutzer-oberfläche mittels Qt programmiert, sowie Montage- und Lötarbeiten durchgeführt.
Der Kernpunkt der Thesis entspricht der Validierung des SLDO Spannungsreglers für die Pixeldetektoren des ATLAS- und des CMS- Experiments am HL-LHC. Ein weiterer Kernpunkt ist die Implementierung digitaler Potentiometer über denen ein automatisierter Messvorgang mittels der „Shuldo-Test-Messsteuerungs-Software“ durchgeführt werden kann. Hierdurch wird dem Benutzer eine anwendungsfreundliche Umgebung zur Verfügung gestellt, um die Steigung und den Offset der Eingangsspannung über das Testtool in einem bestimmten Bereich automatisiert zu variieren.
Diese Arbeit behandelt den Entwurf und die Implementierung einer Frequenzregelung für den analogen Relaxationsoszillator des im Kontrollsystem des ATLAS-Pixeldetektors eingesetzten CANakari-Controllers des MOPS Chips. Bestehend aus einem Pulszähler, einem PID-Regler, Phasenfehler-Register und einem Control-FSM-Modul, wird das Regelsystem mit dem digital-gesteuerten analogen Oszillator und der Bittiming-Logik verdrahtet. Diese Komponenten können miteinander kommunizieren, Daten austauschen und bilden somit einen geschlossenen Regelkreis. Der Regelalgorithmus beobachtet das eingehende Signal Rx des CAN Busses und verändert die Stellgröße bei entstehender Regelabweichung durch die Detektierung einer fallenden Flanke außerhalb des im CAN Standard definierten Synchronisationssegments, so dass die Taktfrequenz in einem Toleranzintervall stabilisiert wird. Dies gewährleistet, dass es im CAN-Netzwerk nicht zu Synchronisationsfehlern bei der Nachrichtenübertragung kommt. Da es sich um eine gemischte analog/digitale Schaltung handelt, wird das Regelkreis-Verhalten mit Hilfe einer A/MS-Simulationen beurteilt. Die Simulationen dienen einerseits zur Untersuchung wichtiger dynamischer Eigenschaften der Regelstrecke und andererseits zur Beurteilung des Regelkreis-Verhaltens mit den gewählten Regler-Parametern.
In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core für die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardwareübegreifenden Systemen der Künstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeingültiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzuschätzen und wenn möglich zu verringern.
In dieser Masterarbeit wird die Entwicklung einer elektronischen Last zur Prüfung von Spannungsversorgungen in der Produktentwicklung beschrieben. Basierend auf den Ergebnissen einer vorherigen Arbeit, wurde ein Schaltplan entwickelt. Die theoretischen Grundlagen des in diesem Schaltplan verwendeten Regelkreises werden erläutert und die Instabilität der Regelung, anhand von Simulationen, aufgezeigt. Anschließend wird eine geeignete Kompensationsschaltung entwickelt und deren Stabilität nachgewiesen. Es folgt die Auswahl von Bauteilen sowie die Worst-Case Betrachtungen der jeweiligen Betriebszustände. Der Erstellung eines Platinen Layouts und einer Programmierung des verwendeten Mikrocontrollers folgen abschließende Funktionstests der erstellten Platine.
In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees
beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das
bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle
Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enthält, sind Teil der Tcl-
Anwendung. Die Benutzeroberfläche wird durch eine Qt-Applikation realisiert, welche durch die
Komponente für den Vergleich der Clocktrees ergänzt wird. Der Algorithmus für diesen Äquivalenzcheck
basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert,
um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente,
welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic-
Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist.
Ziel dieser Arbeit ist, die Entwicklung einer DA-Wandler-Ansteuerung unter Nutzung einer Qt-Anwendung.
Diese Arbeit ist eine Fortsetzung des im Rahmen der betrieblichen Praxis
durchgeführten Projektes, in dessen Rahmen die Steuerung eines Digital-Ana-log-Wandlers in VHDL entworfen wurde.
Die beiden Arbeiten sind wiederum Bestandteil des POLDI-Projekts, welches zum Ziel hat mit Hilfe von polarisiertem Licht einen berührungslosen Win-kelsensor zu entwickeln.
Die vorliegende Masterthesis beschreibt die Entwicklung eines Strahlenharten CAN Physical Layer in einer 65 nm CMOS Technologie für das Kontrollsystem des ATLAS Pixeldetektors. Dieser CAN Physical Layer ist Bestandteil des DCS Chips (Detector Control System), der im Rahmen des Upgrades des ATLAS Pixeldetektors zum High Luminosity Large Hadron Collider (HL-LHC) entwickelt wird. Die Aufgabe des DCS Chips ist die Steuerung und Überwachung der Sensorik des ATLAS Pixeldetektors. Die Transistoren der verwendeten Technologie dürfen mit maximal 1,2 Volt betrieben werden. Um dennoch die Kompatibilität zum CAN Standard beizubehalten ist es notwendig mit wesentlich höheren Spannungspegeln zu arbeiten. Im Verlauf dieser Masterthesis werden zu diesem Zweck ein CAN Treiber, ein Levelshifter und ein CAN Empfänger entworfen, die dazugehörigen Layouts erstellt und die Eigenschaften der Schaltungen auf dem ersten gefertigten Prototyp des DCS Chips vermessen.
In dieser Bachelorthesis wird die Inbetriebnahme eines Kommunikationssystems sowie die Entwicklung einzelner Bestandteile erläutert. Das System beinhaltet eine Softwareoberfläche, über die ein CAN-Interface sowie ein I2C-Master angesteuert werden können. Diese sind über das jeweilige Bussystem an einen CAN-Controller bzw. I2C-Slave angeschlossen, welche beide auf demselben FPGA Baustein implementiert sind. Der CAN-Controller sowie das I2C-Slave sind über eine Brückenlogik verschaltet, die es in toto ermöglicht, dass Daten zwischen den Bussystemen übertragen werden können. Im Rahmen dieser Arbeit wurde die Brückenlogik und die Softwareoberfläche entwickelt.
Diese Thesis handelt von der Konfiguration und Kalibrierung eines optischen Winkelge-bers, welcher mit einer Entwicklungsplatine verbunden ist. Auf dieser Platine befinden sich Bauteile, die Signale des optischen Winkelgebers erhalten. Die digitalen Ausgangs-signale der Bauteile auf der Entwicklungsplatine sind wiederum mit einem FPGA ver-bunden. Für die Konfiguration des FPGAs wird ein VHDL-Design zur Ansteuerung die-ser Bauteile entworfen. Außerdem wird eine Software zur Nutzung des VHDL-Designs entworfen.
In dieser Arbeit wird eine Treiberstufe für die Verwendung in einem synchronen Abwärts-wandler entwickelt.
Der Abwärtswandler hat das Ziel, eine Eingangsspannung von 3,3 V in eine Ausgangs-spannung von 1,2 V umzuwandeln. Der Schalter der Treiberstufe wird in einer 180nm CMOS Technologie entworfen und durch die Firma UMC (United Microelectronics Cor-poration) produziert.
Der entwickelte Schalter der Treiberstufe wird in einem synchronen Abwärtswandlers integriert und wird für alle Funktionen verifiziert.
Für den Entwurf und das Layout der Schaltung des Treibers wird die Software "Virtuoso 6.1-64b" des Herstellers "Cadence Design Systems" verwendet. Diese Software bietet Simulationsmodelle für alle im Abwärtswandler verwendeten Bauteile.
Inhalt dieser Arbeit ist der Entwurf und der Aufbau eines Photodiodenverstärkers. Mithilfe der erstellten Platine kann die Detektion von Laserpulsen einer ToF-Ka-mera erfolgen. Dazu werden spezifische Bauteile ausgesucht und mit der Software Cadence simuliert. Anschließend wird die Platine mit der Software Altium Desig-ner entworfen. Als letztes wird die Schaltung auf ihre Funktionalität überprüft und im Zusammenspiel mit der Kamera getestet.
Im Rahmen dieser Masterthesis wird eine Delay-Locked Loop von einem idealen Aufbau
über Verilog-A Modellen bis hin zur realen Umsetzung entworfen. Diese Delay-Locked Loop
(DLL) wird für die Nutzung in einem Time-to-Digital Converter (TDC) mit Local-Passiv-Interpolation,
entwickelt. Mit Hilfe des TDC soll eine Verzögerungszeit bei einer Time-of-Flight
Anwendung ermittelt werden. Hauptbestandteil dieser Arbeit ist es, eine Charge Pump zu implementieren,
welche eine geringe Auswirkung auf die Phasenverschiebung der Regelschleife
aufgrund von parasitären Eigenschaften im Schaltmoment aufweist. Zudem wird für die
Stromregelung innerhalb der Charge Pump ein präziser Transkonduktanzverstärker (OTA)
mit einem hohen Eingangsspannungsbereich implementiert. Für die Entkopplung der Verzögerungskette
als Last von der Filterspannung wird ein Low-Dropout Spannungsregler (LDO)
entwickelt.
Im Verlauf der Arbeit hat sich gezeigt, dass eine Charge Pump, aufgebaut mit einem differentiellen
Stromzweig, aufgrund des konstant fließenden Stroms die geringsten parasitären Einflüsse
aufweist. Innerhalb dieser Charge Pump wird ein gefalteter Transkonduktanzverstärker
als Spannungsfolger genutzt, um das Potential in den Zweigen der differentiellen Stufe
aneinander anzugleichen und somit die Einflüsse im Schaltmoment zu verringern. Zusätzlich
erfolgt über diesen Verstärker eine exakte Stromanpassung der UP- und DOWN-Ströme.
Für die Umsetzung der Verzögerungskette wird das Rauschverhalten verschiedener CMOSInverter
bezüglich Phasenrauschen und Jitter simuliert. Aufgrund dieser Simulationen ist der
differentielle Inverter mit NMOS-Kreuzkopplung für die Umsetzung der Delay-Line ausgewählt
worden.
Die real aufgebaute Delay-Locked Loop wird nach der Spezifikation für Automobilanwendungen
in einem Temperaturbereich von -50°C bis 120°C simuliert. Zusätzlich werden globale
und lokale prozessbedingte Variation berücksichtigt. Bei dieser Simulation stellt sich eine maximale
Phasenverschiebung zur Referenzperiodendauer von 218 ps ein. Dies entspricht bei
einer Referenzfrequenz von 25 MHz einer Abweichung von ca. 0,5 % und führt zu einem
Messfehler der Delay-Locked Loop von 3 cm. Somit könnte im schlechtesten Fall ein Objekt
von der ToF-Kamera mit einem Fehler von 3 cm detektiert werden.
In dieser Thesis wird ein Time-to-Digital Converter mit einer Sub-Gate-Delay Auflösung, also
einer höheren Auflösung als die Durchlaufzeit eines in dieser Prozesstechnik realisierten Inverters,
mithilfe verschiedener Ansätze, wie dem Vernier TDC oder dem Local Passive Interpolation
TDC, untersucht. Hierbei wird eine Delay-Locked Loop genutzt, um die Durchlaufzeit
der jeweiligen Inverterkette zu regeln. Der Vorteil dieses Ansatzes ist, dass die Durchlaufzeit
auch bei PVT-Variationen, also Variation der Prozesscorner, Versorgungsspannung und Temperatur,
auf die Referenzperiodendauer eingestellt wird. Somit sind lokale Prozessabweichungen
die vorherrschende Quelle für Ungenauigkeiten in der Auflösung des TDC. Die Auflösung
kann mithilfe der differentialen und integralen Nichtlinearität beschrieben und ausgewertet
werden.
In dieser Arbeit wird der Aufbau einer Verbindung zwischen einem Linux Rechner unter Verwendung der Programmierumgebung QT-Creator und der D2XX Bibliothek erläutert. Anschließend wird das Mini Modul als I2C-Schnittstelle konfiguriert, und für die Kommunikation mit dem Speicherbaustein EEPROM 24LC256 über das I2C Protokoll verwendet. Zur Umsetzung dieser Ziele wurde eine GUI zur Steuerung des Mini Moduls programmiert und eine Testplatine für die Platzierung der benötigten Bauteile erstellt.
Die mit der GUI programmierte Applikationssoftware erlaubte zunächst nur die Aktivierung von einzelnen LEDs, die auf der Platine angebracht und mit dem Mini-Modul verbunden waren. Schließlich wurde die GUI und die Applikationssoftware um die Ansteuerung des Mini Moduls als I2C-Schnittstelle erweitert, so dass eine I2C Datenübertragung gestartet und die empfangenen Daten ausgewertet werden konnten. Als letztes wurde der Datentransfer anhand eines Oszilloskops überwacht und analysiert.
Der vorliegende Bericht „Entwurf eines strahlenharten 5V Spannungsreglers aus kaskodierten Dünngate-Transistoren in einer 65nm CMOS Technologie“ beschreibt eine an der Fachhochschule Dortmund im Fachbereich Elektrotechnik im Rahmen der Masterthesis durchgeführte Studie.
Ziel des Projekts ist die Entwicklung eines 5V Spannungsreglers, der einen CAN zu I2C Brücken Chip mit Spannung versorgt. Dabei ist zu beachten, dass die Core Transistoren in 65nm CMOS mit einer maximalen Spannung von 1,2V betrieben werden können. Der Chip soll für die Steuerung des Atlas Pixel Detektors am CERN eingesetzt werden.
Im Rahmen dieser Bachelorthesis wird ein Infrarot LED-Treiber auf Basis eines PCBs
entwickelt, welcher anschließend charakterisiert wird. Die Hauptbestandteile der Schaltung
bilden ein MOSFET und eine High-Power IR-LED. Der Fokus liegt hierbei auf der Analyse
des zeitlichen Verhaltens der Lichtemission der LED, um die Eignung dieser Schaltung für
ToF-Kameras zu untersuchen. Die vorliegenden Messergebnisse werden mithilfe von
Simulationen reproduziert, um eine Grundlage für die genauere Prüfung der Einflussfaktoren
zu erhalten.
Diese Ausarbeitung dokumentiert die Verifikation des Shunt-Low-Dropout-Spannungsreglers
für den Einsatz im ATLAS- und CMS-Projekt. Im Rahmen einer Kooperation zwischen der
Fachhochschule Dortmund und dem Forschungsinstitut CERN in Genf wird eine integrierte
CMOS Schaltung zur seriellen, strombasierten Spannungsregelung der Pixeldetektormodule
entwickelt. Der Fokus dieser Masterthesis ist die simulationstechnische Verifikation unter
Berücksichtigung der spezifizierten Einsatzbedingungen in den Experimenten und umfasst -
neben einer Einführung in den Shunt-LDO Regler auf Basis des Testchip C - die Vorstellung
und Dokumentation der erarbeiteten Simulationsergebnisse.
Diese Masterthesis beschäftigt sich im Rahmen des Testchips TC1.5 der Infineon Austria AG mit der Analyse und Charakterisierung des Reverse und Forward Body Biasing mit differentieller Spannungsskalierung. In einem theoretischen Grundlagenteil werden dem Leser zunächst die Beweggründe sowie die nötigen Informationen der zugrunde liegenden Halbleiter-Technologie vermittelt, um ihn an die Thematik des Body Biasing und der Power Management Einheiten heranzuführen. Es folgt die Beschreibung des AurixPlus-digital EVR and PMS Testchips (Version 1.5) hinsichtlich seiner Struktur und Funktionalität. Den Kern der Arbeit bilden der Aufbau eines teilweise automatisieren Messplatzes, die Entwicklung einer Testsoftware (Python, C#), die Erarbeitung von Test Spezifikationen sowie die Durchführung entsprechender Messungen zur Analyse und Charakterisierung. Die Ergebnisse dieser Messungen werden im Anschluss eingehend besprochen und mit Bezug auf zukünftige Entwicklungen in diesem Bereich bewertet.
Die vorliegende Masterthesis beschreibt die Entwicklung eines Testsystems für die PSI5-
Schnittstelle von ASICs und ASSPs. Zunächst werden anhand des PSI5-Standards die
Eigenschaften des Physical- und Data-Link-Layers aufgezeigt, welche neben etwaigen
Störgrößen relevant für die Entwicklung des Testsystems sind. Das anschließend entwickelte
Testsystem besteht aus einem physical Layer und einem ZYNQ SoC, welcher
programmierbare Logik (FPGA) und CPU-Kerne vereint. Die Kernfunktionen der Sensorsimulation
zum Testen eines PSI5-Master-Interfaces sind in programmierbarer Logik
umgesetzt, während Softwareapplikationen für den Testablauf und die automatisierte
Auswertung der Ergebnisse verantwortlich sind. Die beiden CPU-Kerne des ZYNQ SoCs
werden als ein asymmetrisches Multiprozessorsystem aus dem Echtzeitbetriebssystem
FreeRTOS für zeitkritische Aufgaben und einem modifizierten Linux-Kernel genutzt.
Die Bedienung des Testsystems erfolgt über ein Webinterface.
This Master thesis is part of an effort to implement the planned upgrade High-
Luminosity Large Hadron Collider (HL-LHC) at CERN Geneva/Switzerland. The
ATLAS Pixel Detector which is installed at the LHC is also getting among others
a new detector control system (DCS) update. Each module in the Detector
Control System will have an integrated DCS chip which includes on-chip shunt
and Linear regulators, ADC, bypass transistor and a modified I2C slave node. In
this master thesis, Shunt and Linear regulators are explained and simulated using
the Globalfoundaries 130nm CMOS designkit. A Kuijk bandgap reference based
Power-On-Reset (POR) circuit is explained and designed in detail. The design
of the POR includes an implementation with CMOS instead of diodes or bipolar
transistors. It was simulated using Globelfoundaries 130nm CMOS designkit. Finally,
a layout was developed for fabrication. The DCS system needs DCS bridge
controllers which include a Controller Area Network (CAN) node and a modified
I2C master node. For this purpose CAN and CANopen standards are explained
in detail for implementation.
In dieser Masterthesis wird ein Shunt-Low-Dropout-Spannungsregler messtechnisch
überprüft. Dieser Regler entsteht in Kooperation zwischen der Fachhochschule Dortmund
und dem Kernforschungszentrum CERN für die Nutzung in Experimenten am
LHC-Teilchenbeschleuniger in Genf. Der Fokus liegt auf der Messung der ersten beiden
entwickelten Testchips des Projektes RD53B, inklusive der technischen Grundlagen, des
genutzten Messaufbaus und der Validierung. Diese Thesis soll den Grundstein für Messungen
an den folgenden Chipgenerationen im Rahmen des Projektes legen.
In dieser Arbeit wird ein Low-Side Komparator entwickelt.
Der Low Side Komparator wird in die integrierte Schaltung eines Sägezahngenerators eingesetzt zur Verwendung in einem Tiefsetzsteller, welcher in einer 180nm CMOS Technologie entworfen worden ist und durch die Firma United Microelectronics Corporations (UMC) produziert werden soll.
Für die Entwicklung und Simulation der Schaltung des Komparators wird das Programm ,"Virtuoso 6.1-64b" des Softwareherstellers "Cadence Design Systems" verwendet. Cadence Design Systems, Inc. ist einer der weltweit größten Anbieter von Entwurfsautomatisierung elektronischer Systeme.
Diese Software bietet Simulationsmodelle für alle im Tiefsetzsteller verwendeten Bauteile.
In dieser Arbeit wird ein Low-Dropout Spannungsregler für einen synchronen Abwärtswandler/ Tiefsetzsteller (eng. step-down/Buck-Converter) entwickelt.
Im Rahmen des Projektes soll der integrierte Spannungsregler, der eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 1,2 V umwandelt, in einer 180nm CMOS Technologie entworfen werden.
Für die Entwicklung und Simulation der Schaltung des Reglers wird das Programm „Virtuoso“ des Softwareherstellers „Cadence Design Systems“ verwendet. Cadence Design Systems, Inc. ist einer der weltweit größten Anbieter von Entwurfsautomatisierung elektronischer Systeme. Diese Software bietet Simulationsmodelle für alle im Abwärtswandler verwendeten Bauteile.
Das Phänomen der historischen Postmortem- bzw. Totenfotografie findet seinen Höhepunkt in der zweiten Hälfte des 19. Jahrhunderts und steht somit in direktem Zusammenhang mit der Erfindung der Fotografie im Jahre 1839 und den Möglichkeiten diesen neuen Mediums. In diesem Artikel wird der Frage nachgegangen, wie das Totenporträt aufbewahrt und betrachtet wurde und welche sozialen Gebrauchsweisen sich daraus ablesen lassen.
Im Rahmen dieser Arbeit werden digitale Schaltungen für die Berechnung von
Quotienten und die Auswertung der Arkussinusfunktion entworfen und implementiert.
Da diese für die Entwicklung eines kompakten Winkelsensors benötigt
werden, wird für die Realisierung der CORDIC-Algotihmus verwendet, welcher
die Umsetzung und die Funktionsauswertung mit geringem Hardwareaufwand
auf einem FPGA erlaubt. Für die beiden Operationen wird in VHDL jeweils ein
Modul entworfen und simuliert und abschließend auf einem Testboard überprüft.
Durch die Simulation und die Tests wird die korrekte Funktion des Entwurfs sowie
dessen Genauigkeit bei der Berechnung über einen weiten Arbeitsbereich verifiziert.
Im Rahmen dieser Arbeit wurde eine Analyse auf Register Transfer Level (RTL) Ebene des
vom Fraunhofer IMS in Verilog entwickelten RV32IM RISC-V Prozessors durchgeführt und der
Configurable Accelerator Engine for Convolution Operations (Caeco) als Hardware-Beschleuniger
für Maschinelles Lernen (ML) integriert. Das Design wurde speziell auf das Lesen von Caecodaten
und auf das Interrupt-Verhalten getestet und verifiziert. Das Schreiben von Caecodaten wurde
zwar auf RTL Ebene simuliert, allerdings nicht auf dem Field Programmable Gate Arrays (FPGA)
verifiziert. Durch einen erarbeiteten Hardware- und Software-Entwicklungsfluss werden beide
Stränge optimiert und parallelisiert. Die Hardware-Entwicklung wurde in eine Gitlab Development
and Operations (DevOps) Umgebung integriert, wodurch das Design im Project Batch Flow Modus
der Vivado 2020.1 IDE automatisiert simuliert, synthetisiert und auf der Entwicklungsplatine
Nexys4 DDR implementiert wird. Die Verifizierungsgrundlage bildet der entwickelte Programm-
Code, der für die RTL Simulation, für die Simulation im Instruktionssimulator riscvOVPsim
der Firma Imperas und dem Debugging des Designs auf dem FPGA genutzt wird. Letzteres
wurde in der Eclipse IDE durchgeführt, wobei der JTAG Olimex ARM-USB-Tiny-H Adapter als
Debug-Schnittstelle eingesetzt worden ist. Die Schnittstelle der beiden Entwicklungsstränge bilden
zwei eigens geschriebene Rust Programme und das Xilinx Programm data2mem, durch die die
kompilierten ELF Dateien in xilinx-kompatible MEM bzw. COE Dateien umgewandelt werden.