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Diese Arbeit beschäftigt sich mit zwei Konzepten zur Steigerung der Resilienz gegenüber
strahleninduzierten Logikfehlern des MOPS-HUB FPGA Entwurfs im Kontrollsystem
des ATLAS Pixeldetektors am CERN. Um die Genauigkeit und Zuverlässigkeit
der Detektordaten zu gewährleisten, müssen die elektronischen Systeme robust und
fehlertolerant gegenüber einer strahlenbelasteten Umgebung sein. Zum einen wird
die Möglichkeit der partiellen Rekonfiguration von Xilinx FPGAs als Methode zur
Fehlerbereinigung des FPGA Konfigurationsspeichers näher vorgestellt. Es wurde ein
Testentwurf und ein Programm zur teilweisen Rekonfiguration des FPGA aus der
Anwenderlogik heraus mittels ICAP entwickelt. Als zweites Konzept wurde sich mit
der Anwendung von TMR auf den MOPS-HUB Entwurf beschäftigt. Es wurden Tools
entworfen, welche den manuellen Aufwand der Implementierung von TMR reduzieren
und bei der Validierung unterstützen.
In dieser Arbeit wird der Aufbau einer Verbindung zwischen einem Linux Rechner unter Verwendung der Programmierumgebung QT-Creator und der D2XX Bibliothek erläutert. Anschließend wird das Mini Modul als I2C-Schnittstelle konfiguriert, und für die Kommunikation mit dem Speicherbaustein EEPROM 24LC256 über das I2C Protokoll verwendet. Zur Umsetzung dieser Ziele wurde eine GUI zur Steuerung des Mini Moduls programmiert und eine Testplatine für die Platzierung der benötigten Bauteile erstellt.
Die mit der GUI programmierte Applikationssoftware erlaubte zunächst nur die Aktivierung von einzelnen LEDs, die auf der Platine angebracht und mit dem Mini-Modul verbunden waren. Schließlich wurde die GUI und die Applikationssoftware um die Ansteuerung des Mini Moduls als I2C-Schnittstelle erweitert, so dass eine I2C Datenübertragung gestartet und die empfangenen Daten ausgewertet werden konnten. Als letztes wurde der Datentransfer anhand eines Oszilloskops überwacht und analysiert.
Diese Arbeit beschäftigt sich mit der Konfiguration der GNU RISC-V Toolchain für die erste Programmierung des Entwicklungsboards Sipeed Longan Nano in der Eclipse Entwicklungsumgebung.
In diesem Zusammenhang wurde der Aufbau eines Mikrocontrollers, der Ablauf der Erstellung von Software und die Konfiguration der GNU RISC-V Toolchain für die Programmierung der RGB LED des Entwicklungsboards beschrieben. Dazu gehört das Linker-Script, die Vektortabelle und der Startcode.
Im Rahmen dieser Arbeit wurde eine Analyse auf Register Transfer Level (RTL) Ebene des
vom Fraunhofer IMS in Verilog entwickelten RV32IM RISC-V Prozessors durchgeführt und der
Configurable Accelerator Engine for Convolution Operations (Caeco) als Hardware-Beschleuniger
für Maschinelles Lernen (ML) integriert. Das Design wurde speziell auf das Lesen von Caecodaten
und auf das Interrupt-Verhalten getestet und verifiziert. Das Schreiben von Caecodaten wurde
zwar auf RTL Ebene simuliert, allerdings nicht auf dem Field Programmable Gate Arrays (FPGA)
verifiziert. Durch einen erarbeiteten Hardware- und Software-Entwicklungsfluss werden beide
Stränge optimiert und parallelisiert. Die Hardware-Entwicklung wurde in eine Gitlab Development
and Operations (DevOps) Umgebung integriert, wodurch das Design im Project Batch Flow Modus
der Vivado 2020.1 IDE automatisiert simuliert, synthetisiert und auf der Entwicklungsplatine
Nexys4 DDR implementiert wird. Die Verifizierungsgrundlage bildet der entwickelte Programm-
Code, der für die RTL Simulation, für die Simulation im Instruktionssimulator riscvOVPsim
der Firma Imperas und dem Debugging des Designs auf dem FPGA genutzt wird. Letzteres
wurde in der Eclipse IDE durchgeführt, wobei der JTAG Olimex ARM-USB-Tiny-H Adapter als
Debug-Schnittstelle eingesetzt worden ist. Die Schnittstelle der beiden Entwicklungsstränge bilden
zwei eigens geschriebene Rust Programme und das Xilinx Programm data2mem, durch die die
kompilierten ELF Dateien in xilinx-kompatible MEM bzw. COE Dateien umgewandelt werden.
In dieser Arbeit wird die Strahlenhärtung eines KI Hardware Beschleunigers beschreiben, in dem das Design mit dem Triple Modular Redundancy Generator Toolset (TMRG) vollständig tripliziert wird. Anschließend wird das triplizierte Design mit einer statischen und einer dynamischen Verifikation auf die korrekte Art der Triplizierung und seiner Funktionsweise untersucht. Zuletzt werden Simulationen mit drei verschiedenen Injektionstypen durchgeführt, in dem die tatsächliche Funktion der Voter durch Injektion von Single Event Upsets geprüft wird.
Physical Unclonable Functions (PUFs) sind Schaltkreisprimitive, die abhängig von den unkontrollierbaren Schwankungen im Herstellungsprozess chip-spezifische und einzigartige Ausgaben erzeugen. Diese kostengünstigen und hocheffizienten Strukturen haben eine breite Palette von Anwendungsbereichen einschließlich Authentifizierung, Schlüsselgenerierung und IP-Schutz. In dieser Arbeit geht es um die FPGA-Implementierung einer Ringoszillator basierten Physically Unclonable Function, die mit dem Yosys-Framework auf einem Gatemate FPGA der Firma Cologne Chip implementiert werden soll.
Die vorliegende Arbeit befasst sich mit der FPGA Implementierung einer SRAM basierten Physically Unclonable Function, welche unter Verwendung der Synthesesoftware Yosys umgesetzt werden soll. Nach einer notwendigen Einführung in das GateMate FPGA 1A1 wird ein umfassender Überblick auf ein Block RAM (BRAM) gegeben. Basierend auf der VHDL Sprache wird ein Modul erstellt, das aus verschiedenen Untermodulen besteht, um die Daten des BRAMs über eine serielle Schnittstelle zu transferieren. Als Ergebnis werden die Daten ausgelesen und ausgewertet.
Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur
Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum
einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und
Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG
(Joint Test Action Group) Protokolls in Verilog.
Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden
Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie
die Grundschaltung implementiert wurde und wie die implementierten Module genutzt
werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des
JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll
in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des
Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der
Simulation von Testfällen und einer Zusammenfassung der Ergebnisse.
Diese Bachelorarbeit beschreibt den Entwurf von Leiterplatten mit Altium
Designer für die Auslesung eines Poldi- Sensors. Die Leiterplatte aus der
Betrieblichen Praxis, auf der die Spannungsversorgung des Sensorsystems
implementiert wurde, wurde überarbeitet und es wurden zwei Auslesekanäle
der Poldi Platine implementiert und getestet. Für die Ausgänge der
Spannungsversorgung auf der ersten Platine werden Terminalblöcke
verwendet. Die neu entworfenen Leiterplatten mit den Auslesekanälen des
Poldi- Sensors können damit verbunden werden, um versorgt zu werden.
Im Rahmen dieser Bachelorthesis wird ein Infrarot LED-Treiber auf Basis eines PCBs
entwickelt, welcher anschließend charakterisiert wird. Die Hauptbestandteile der Schaltung
bilden ein MOSFET und eine High-Power IR-LED. Der Fokus liegt hierbei auf der Analyse
des zeitlichen Verhaltens der Lichtemission der LED, um die Eignung dieser Schaltung für
ToF-Kameras zu untersuchen. Die vorliegenden Messergebnisse werden mithilfe von
Simulationen reproduziert, um eine Grundlage für die genauere Prüfung der Einflussfaktoren
zu erhalten.
In dieser Arbeit wird eine Treiberstufe für die Verwendung in einem synchronen Abwärts-wandler entwickelt.
Der Abwärtswandler hat das Ziel, eine Eingangsspannung von 3,3 V in eine Ausgangs-spannung von 1,2 V umzuwandeln. Der Schalter der Treiberstufe wird in einer 180nm CMOS Technologie entworfen und durch die Firma UMC (United Microelectronics Cor-poration) produziert.
Der entwickelte Schalter der Treiberstufe wird in einem synchronen Abwärtswandlers integriert und wird für alle Funktionen verifiziert.
Für den Entwurf und das Layout der Schaltung des Treibers wird die Software "Virtuoso 6.1-64b" des Herstellers "Cadence Design Systems" verwendet. Diese Software bietet Simulationsmodelle für alle im Abwärtswandler verwendeten Bauteile.
Diese Thesis handelt von der Konfiguration und Kalibrierung eines optischen Winkelge-bers, welcher mit einer Entwicklungsplatine verbunden ist. Auf dieser Platine befinden sich Bauteile, die Signale des optischen Winkelgebers erhalten. Die digitalen Ausgangs-signale der Bauteile auf der Entwicklungsplatine sind wiederum mit einem FPGA ver-bunden. Für die Konfiguration des FPGAs wird ein VHDL-Design zur Ansteuerung die-ser Bauteile entworfen. Außerdem wird eine Software zur Nutzung des VHDL-Designs entworfen.
Diese Bachelorarbeit beschreibt den Entwurf eines Testsystems zur Charakterisierung der Komponenten des MOPS-Chips, der im ATLAS Pixeldetektor am LHC eingesetzt werden soll. Der erste Schritt dazu war der Entwurf einer Leiterplatte mit Hilfe von Altium Designer. Mit Hilfe dieser Leiterplatte konnten dann die Komponenten des MOPS-Chips durch Messreihen auf ihre Funktionalität getestet und charakterisiert werden.
In dieser Arbeit wird ein Low-Dropout Spannungsregler für einen synchronen Abwärtswandler/ Tiefsetzsteller (eng. step-down/Buck-Converter) entwickelt.
Im Rahmen des Projektes soll der integrierte Spannungsregler, der eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 1,2 V umwandelt, in einer 180nm CMOS Technologie entworfen werden.
Für die Entwicklung und Simulation der Schaltung des Reglers wird das Programm „Virtuoso“ des Softwareherstellers „Cadence Design Systems“ verwendet. Cadence Design Systems, Inc. ist einer der weltweit größten Anbieter von Entwurfsautomatisierung elektronischer Systeme. Diese Software bietet Simulationsmodelle für alle im Abwärtswandler verwendeten Bauteile.
In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen.
Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361
In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen.
In dieser Bachelorthesis wird die Inbetriebnahme eines Kommunikationssystems sowie die Entwicklung einzelner Bestandteile erläutert. Das System beinhaltet eine Softwareoberfläche, über die ein CAN-Interface sowie ein I2C-Master angesteuert werden können. Diese sind über das jeweilige Bussystem an einen CAN-Controller bzw. I2C-Slave angeschlossen, welche beide auf demselben FPGA Baustein implementiert sind. Der CAN-Controller sowie das I2C-Slave sind über eine Brückenlogik verschaltet, die es in toto ermöglicht, dass Daten zwischen den Bussystemen übertragen werden können. Im Rahmen dieser Arbeit wurde die Brückenlogik und die Softwareoberfläche entwickelt.