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In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core für die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardwareübegreifenden Systemen der Künstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeingültiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzuschätzen und wenn möglich zu verringern.
In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees
beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das
bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle
Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enthält, sind Teil der Tcl-
Anwendung. Die Benutzeroberfläche wird durch eine Qt-Applikation realisiert, welche durch die
Komponente für den Vergleich der Clocktrees ergänzt wird. Der Algorithmus für diesen Äquivalenzcheck
basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert,
um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente,
welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic-
Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist.
Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur
Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum
einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und
Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG
(Joint Test Action Group) Protokolls in Verilog.
Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden
Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie
die Grundschaltung implementiert wurde und wie die implementierten Module genutzt
werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des
JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll
in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des
Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der
Simulation von Testfällen und einer Zusammenfassung der Ergebnisse.
Der vorliegende Bericht „Entwurf eines strahlenharten 5V Spannungsreglers aus kaskodierten Dünngate-Transistoren in einer 65nm CMOS Technologie“ beschreibt eine an der Fachhochschule Dortmund im Fachbereich Elektrotechnik im Rahmen der Masterthesis durchgeführte Studie.
Ziel des Projekts ist die Entwicklung eines 5V Spannungsreglers, der einen CAN zu I2C Brücken Chip mit Spannung versorgt. Dabei ist zu beachten, dass die Core Transistoren in 65nm CMOS mit einer maximalen Spannung von 1,2V betrieben werden können. Der Chip soll für die Steuerung des Atlas Pixel Detektors am CERN eingesetzt werden.
In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen.
Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361
In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen.
Im Rahmen dieser Masterthesis wird eine Delay-Locked Loop von einem idealen Aufbau
über Verilog-A Modellen bis hin zur realen Umsetzung entworfen. Diese Delay-Locked Loop
(DLL) wird für die Nutzung in einem Time-to-Digital Converter (TDC) mit Local-Passiv-Interpolation,
entwickelt. Mit Hilfe des TDC soll eine Verzögerungszeit bei einer Time-of-Flight
Anwendung ermittelt werden. Hauptbestandteil dieser Arbeit ist es, eine Charge Pump zu implementieren,
welche eine geringe Auswirkung auf die Phasenverschiebung der Regelschleife
aufgrund von parasitären Eigenschaften im Schaltmoment aufweist. Zudem wird für die
Stromregelung innerhalb der Charge Pump ein präziser Transkonduktanzverstärker (OTA)
mit einem hohen Eingangsspannungsbereich implementiert. Für die Entkopplung der Verzögerungskette
als Last von der Filterspannung wird ein Low-Dropout Spannungsregler (LDO)
entwickelt.
Im Verlauf der Arbeit hat sich gezeigt, dass eine Charge Pump, aufgebaut mit einem differentiellen
Stromzweig, aufgrund des konstant fließenden Stroms die geringsten parasitären Einflüsse
aufweist. Innerhalb dieser Charge Pump wird ein gefalteter Transkonduktanzverstärker
als Spannungsfolger genutzt, um das Potential in den Zweigen der differentiellen Stufe
aneinander anzugleichen und somit die Einflüsse im Schaltmoment zu verringern. Zusätzlich
erfolgt über diesen Verstärker eine exakte Stromanpassung der UP- und DOWN-Ströme.
Für die Umsetzung der Verzögerungskette wird das Rauschverhalten verschiedener CMOSInverter
bezüglich Phasenrauschen und Jitter simuliert. Aufgrund dieser Simulationen ist der
differentielle Inverter mit NMOS-Kreuzkopplung für die Umsetzung der Delay-Line ausgewählt
worden.
Die real aufgebaute Delay-Locked Loop wird nach der Spezifikation für Automobilanwendungen
in einem Temperaturbereich von -50°C bis 120°C simuliert. Zusätzlich werden globale
und lokale prozessbedingte Variation berücksichtigt. Bei dieser Simulation stellt sich eine maximale
Phasenverschiebung zur Referenzperiodendauer von 218 ps ein. Dies entspricht bei
einer Referenzfrequenz von 25 MHz einer Abweichung von ca. 0,5 % und führt zu einem
Messfehler der Delay-Locked Loop von 3 cm. Somit könnte im schlechtesten Fall ein Objekt
von der ToF-Kamera mit einem Fehler von 3 cm detektiert werden.
Die Masterthesis Entwicklung und Validierung einer Simulationsumgebung mit fernwirk und stationsleittechnischen Funktionen und IEC 60870-5-104 Kommunikation unter Java
umfasst die Implementierung einer Simulationsumgebung zur Veranschaulichung
fernwirk- und stationsleittechnischer Vorgänge in Kombination mit einer IEC 60870-5-104 Kommunikation. Die Simulationsumgebung ist dabei als IEC 60870-5-104-Server definiert. Nach der Stationsinitialisierung und der Übertragungssteuerung kann die Simulationsumgebung Telegramme in Steuerungsrichtung empfangen, analysieren und entsprechende
fernwirk- und stationsleittechnische Vorgänge auslösen. In Melderichtung sind
spontane Prozessänderungen oder durch Steuervorgänge ausgelöste Änderungen durch Generierung und Übertragung von Telegrammen umzusetzen. Mit der Simulationsumgebung können durch eine IEC 60870-5-104 Kommunikation ausgelöste Vorgänge innerhalb eines Fernwirkgerätes sowie anhand einer Prozesssimulation demonstriert werden.
Die vorliegende Masterthesis beschreibt die Entwicklung eines Testsystems für die PSI5-
Schnittstelle von ASICs und ASSPs. Zunächst werden anhand des PSI5-Standards die
Eigenschaften des Physical- und Data-Link-Layers aufgezeigt, welche neben etwaigen
Störgrößen relevant für die Entwicklung des Testsystems sind. Das anschließend entwickelte
Testsystem besteht aus einem physical Layer und einem ZYNQ SoC, welcher
programmierbare Logik (FPGA) und CPU-Kerne vereint. Die Kernfunktionen der Sensorsimulation
zum Testen eines PSI5-Master-Interfaces sind in programmierbarer Logik
umgesetzt, während Softwareapplikationen für den Testablauf und die automatisierte
Auswertung der Ergebnisse verantwortlich sind. Die beiden CPU-Kerne des ZYNQ SoCs
werden als ein asymmetrisches Multiprozessorsystem aus dem Echtzeitbetriebssystem
FreeRTOS für zeitkritische Aufgaben und einem modifizierten Linux-Kernel genutzt.
Die Bedienung des Testsystems erfolgt über ein Webinterface.
Im Rahmen dieser Masterthesis soll die bereits im Rahmen meiner Masterstudienarbeit entwickelte Frontend-Platine bestückt und im Zusammenspiel mit einem Zedboard in Betrieb genommen werden. Das Zedboard ist mit einem Baustein von Xilinx bestückt, der sowohl einen FPGA als auch einen ARM-Mikrocontroller beinhaltet. Der FPGA-Mikrocontroller wurde bereits so konfiguriert, dass SPI Schnittstellen implementiert sind, die für die Ansteuerung der ADCs und DACs verwendet werden können. Die Aufgabe dieser Masterthesis besteht darin die Software für den ARM-Mikrocontroller unter Petalinux zu schreiben, mit der die SPI Schnittstellen gelesen und beschrieben werden können. Der Softwareteil, welcher wesentlicher Bestandteil der Thesis ist, konnte zufriedenstellend gelöst werden, sodass alle gewünschten Funktionen enthalten sind. Die Frontendplatine aus der Masterstudienarbeit wurde überarbeitet und eine zweite Version angefertigt, welche bis auf einige kleine Fehler gut funktioniert.