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In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees
beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das
bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle
Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enthält, sind Teil der Tcl-
Anwendung. Die Benutzeroberfläche wird durch eine Qt-Applikation realisiert, welche durch die
Komponente für den Vergleich der Clocktrees ergänzt wird. Der Algorithmus für diesen Äquivalenzcheck
basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert,
um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente,
welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic-
Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist.
In dieser Masterarbeit wird die Entwicklung einer elektronischen Last zur Prüfung von Spannungsversorgungen in der Produktentwicklung beschrieben. Basierend auf den Ergebnissen einer vorherigen Arbeit, wurde ein Schaltplan entwickelt. Die theoretischen Grundlagen des in diesem Schaltplan verwendeten Regelkreises werden erläutert und die Instabilität der Regelung, anhand von Simulationen, aufgezeigt. Anschließend wird eine geeignete Kompensationsschaltung entwickelt und deren Stabilität nachgewiesen. Es folgt die Auswahl von Bauteilen sowie die Worst-Case Betrachtungen der jeweiligen Betriebszustände. Der Erstellung eines Platinen Layouts und einer Programmierung des verwendeten Mikrocontrollers folgen abschließende Funktionstests der erstellten Platine.
In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core für die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardwareübegreifenden Systemen der Künstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeingültiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzuschätzen und wenn möglich zu verringern.
Im Rahmen dieser Masterthesis wird in Zusammenarbeit mit der Firma Elmos Semiconductor AG ein Time-To-Digital Converter fur eine Time-of-Flight Anwendung weiterentwickelt und optimiert. Als Ausgangspunkt dafur dient die in der vorhergehenden Masterstudienarbeit optimierte Schaltung eines vorhandenen TDC. Die primäre Aufgabe des Time-to-Digital Converters ist die Quantifizierung einer zeitlichen Verzögerung zwischen zwei Eingangssignalen. Genutzt wird dafur ein Local Passive Interpolation (LPI) TDC mit einer angepeilten Auflösung von 70 Pikosekunden, der als
integrierte Schaltung in einer 350 nm CMOS-Technologie realisiert wird. Hauptbestandteil
dieser Arbeit ist die Verringerung vorhandener Messungenauigkeiten, die Untersuchung
des Einflusses von Layout-Effekten auf die Funktion des TDC und die Uberführung der optimierten Schaltung in ein Layout.
Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller für die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erläutert und die für die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erläutert und die erzielten Optimierungen anhand der Testschaltungen dargestellt.
This thesis presents a power simulation of a MIPS MicroAptiv UP Core implemented as
a virtual ASIC prototype using Taiwan Semiconductor Manufacturing Company(TSMC)
65 nm CMOS technology. Based on the MIPS instruction set program data is generated
and introduced in the simulation by means of initialization files. Before the simulation,
technology specific SRAM modules are integrated into theMIPS core. Two different programs
are used for power characterization. The first program performs frequent memory
accesses by means of load/store word instructions, while the second program is a loop
which operates on registers only and mainly increments addresses. The simulation is
based on a virtual prototype which is generated by synthesis and place & route including
post-layout parasitic extractions. The stimuli for the power extraction is generated
via gate-level simulation and forwarded to the power calculation engine. The effect of X-propagation
on gate-level simulations is avoided by modifying the address-related statements
in the execution data path module, which use another form of 2 to 1 multiplexer,
setting the output to zero for all input signals even with an initial value of ’x’ without
changing the functionality. Finally, the consumed power is provided by reports generated
by the power simulation engine. The memory-centric program consumes 35.39mW
of internal power using instructions, which is 0.73mW less than the internal power of the
register-centric program, and the overall average power is also lower by almost 0.7mW.
Ionisierende Strahlung kann bei höheren Dosisleistungen lebensgefährlich sein. Um die Menschen vor solch einer Strahlung warnen zu können, wird im Rahmen dieser Arbeit die Entwicklung eines Messkonzeptes in CMOS Technologie zur Detektion ionisierender Photonenstrahlung durch ein elektronisches Personendosimeter beschrieben. Die entwickelte Schaltung soll später in einem Personendosimeter im klinischen Umfeld zum Einsatz kommen. Zusätzlich werden die Charakteristiken einer PIN-Diode untersucht. Die Schaltung wird auf Transistorebene aufgebaut, sodass sie später als integrierte Schaltung in einem Chip hergestellt werden kann.
In this thesis, the radiation sensitivity of the novel Cologne Chip GateMate A1 field-programmable gate array (FPGA) is evaluated. An initial introduction of radiation mechanisms and their effects on electronics is given, followed by a brief overview of radiation test standards. The common elements present in FPGAs are discussed, which is followed by details of the GateMate FPGA device and a description of the software design flow. Afterwards, the development of a purpose-built printed circuit board (PCB) for radiation tests with the GateMate FPGA is detailed.
Four components of the GateMate have been tested during three radiation campaigns, as well as a benchmark circuit to compare the radiation performance of the GateMate with other FPGAs tested at the European Organization for Nuclear Research (CERN). The test architecture consists of the device under test (DUT) FPGA and a TESTER FPGA whose task is to provide inputs to the DUT and record its response. The DUT and TESTER designs developed for all tests are discussed in detail. Finally, the results obtained during the irradiation campaigns are presented, showing that the GateMate FPGA performs similarly to other FPGAs using the same process technology. Only the benchmark test was not finalized, as implementation problems prevented its completion in the given time frame. The thesis concludes with a comprehensive summary and outlook.