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Diese Ausarbeitung dokumentiert die Verifikation des Shunt-Low-Dropout-Spannungsreglers
für den Einsatz im ATLAS- und CMS-Projekt. Im Rahmen einer Kooperation zwischen der
Fachhochschule Dortmund und dem Forschungsinstitut CERN in Genf wird eine integrierte
CMOS Schaltung zur seriellen, strombasierten Spannungsregelung der Pixeldetektormodule
entwickelt. Der Fokus dieser Masterthesis ist die simulationstechnische Verifikation unter
Berücksichtigung der spezifizierten Einsatzbedingungen in den Experimenten und umfasst -
neben einer Einführung in den Shunt-LDO Regler auf Basis des Testchip C - die Vorstellung
und Dokumentation der erarbeiteten Simulationsergebnisse.
Die Master-Thesis umfasst die Einführung in die CERN-Projekte und in den Shunt-LDO-Regler. Der Regler wird von der Revision 0.1 hin zur Revision 0.3 weiterentwickelt. Hierbei wird eine Leiterplattenentwicklung mittels Altium Designer, eine grafische Benutzer-oberfläche mittels Qt programmiert, sowie Montage- und Lötarbeiten durchgeführt.
Der Kernpunkt der Thesis entspricht der Validierung des SLDO Spannungsreglers für die Pixeldetektoren des ATLAS- und des CMS- Experiments am HL-LHC. Ein weiterer Kernpunkt ist die Implementierung digitaler Potentiometer über denen ein automatisierter Messvorgang mittels der „Shuldo-Test-Messsteuerungs-Software“ durchgeführt werden kann. Hierdurch wird dem Benutzer eine anwendungsfreundliche Umgebung zur Verfügung gestellt, um die Steigung und den Offset der Eingangsspannung über das Testtool in einem bestimmten Bereich automatisiert zu variieren.
Das Konzept der Bildung für nachhaltige Entwicklung (BNE)erzielt, Lernende zur aktiven Gestaltung einer ökologisch- wie sozialverträglichen Gesellschaft zu befähigen. Gleichzeitig wird BNE auf-grund der Formulierung subjektiver Kompetenzen und der Missachtung von Wachstumszwängen eine bildungspolitische Steuerung und eine Entpolitisierung von Nachhaltigkeit vorgeworfen. Daran anknüpfend lenkt das Konzept des Transformativen Lernens den Blick auf individuelle Bedeutungsperspektiven mit Bezug zu gesellschaftlichen Alltagsideologien. Mit dem Ziel eines kollektiven Bewusstwerdungsprozesses wird eine anwendungsorientierte partizipative Bildungsarbeit gefordert. Anhand des BNE-Praxisprojektes Kolleg21 in Gelsenkirchen untersucht diese empirische Forschungsarbeit, welche Lernprozesse und Kompetenzentwicklungen non-formale Bildungsprojekte ermöglichen.
Die vorliegende Masterthesis beschreibt die Entwicklung eines Strahlenharten CAN Physical Layer in einer 65 nm CMOS Technologie für das Kontrollsystem des ATLAS Pixeldetektors. Dieser CAN Physical Layer ist Bestandteil des DCS Chips (Detector Control System), der im Rahmen des Upgrades des ATLAS Pixeldetektors zum High Luminosity Large Hadron Collider (HL-LHC) entwickelt wird. Die Aufgabe des DCS Chips ist die Steuerung und Überwachung der Sensorik des ATLAS Pixeldetektors. Die Transistoren der verwendeten Technologie dürfen mit maximal 1,2 Volt betrieben werden. Um dennoch die Kompatibilität zum CAN Standard beizubehalten ist es notwendig mit wesentlich höheren Spannungspegeln zu arbeiten. Im Verlauf dieser Masterthesis werden zu diesem Zweck ein CAN Treiber, ein Levelshifter und ein CAN Empfänger entworfen, die dazugehörigen Layouts erstellt und die Eigenschaften der Schaltungen auf dem ersten gefertigten Prototyp des DCS Chips vermessen.
This thesis discusses the development of test environments using Xilinx Zynq System on Chip (SoC) for measuring leakage currents and radiation qualification of Static Random Access Memory (SRAM) based Field Programmable Gate Arrays (FPGAs) at European Organisation for Nuclear Research (CERN). The effects of radiation on electronic components are explained, followed by an introduction to the FPGAs used.
The GateMate FPGAs leakage current is measured in its application area with respect
to temperature and core voltages. A comparable testing environment is used from the
tester to the tested device, as it will later be used at CERN. The GateMate is being
prepared in this setup for the finalization of radiation qualification at CERN, to be
transferred later. For this purpose, the basic tests are explained and the outstanding
tests are then carried out. The Lattice iCE40 UltraLite FPGA is used in an initial
application test to determine its suitability for further radiation qualification tests at CERN. The analysis and presentation of the test results are followed by a summary and outlook.
In this thesis, the radiation sensitivity of the novel Cologne Chip GateMate A1 field-programmable gate array (FPGA) is evaluated. An initial introduction of radiation mechanisms and their effects on electronics is given, followed by a brief overview of radiation test standards. The common elements present in FPGAs are discussed, which is followed by details of the GateMate FPGA device and a description of the software design flow. Afterwards, the development of a purpose-built printed circuit board (PCB) for radiation tests with the GateMate FPGA is detailed.
Four components of the GateMate have been tested during three radiation campaigns, as well as a benchmark circuit to compare the radiation performance of the GateMate with other FPGAs tested at the European Organization for Nuclear Research (CERN). The test architecture consists of the device under test (DUT) FPGA and a TESTER FPGA whose task is to provide inputs to the DUT and record its response. The DUT and TESTER designs developed for all tests are discussed in detail. Finally, the results obtained during the irradiation campaigns are presented, showing that the GateMate FPGA performs similarly to other FPGAs using the same process technology. Only the benchmark test was not finalized, as implementation problems prevented its completion in the given time frame. The thesis concludes with a comprehensive summary and outlook.
This thesis presents a power simulation of a MIPS MicroAptiv UP Core implemented as
a virtual ASIC prototype using Taiwan Semiconductor Manufacturing Company(TSMC)
65 nm CMOS technology. Based on the MIPS instruction set program data is generated
and introduced in the simulation by means of initialization files. Before the simulation,
technology specific SRAM modules are integrated into theMIPS core. Two different programs
are used for power characterization. The first program performs frequent memory
accesses by means of load/store word instructions, while the second program is a loop
which operates on registers only and mainly increments addresses. The simulation is
based on a virtual prototype which is generated by synthesis and place & route including
post-layout parasitic extractions. The stimuli for the power extraction is generated
via gate-level simulation and forwarded to the power calculation engine. The effect of X-propagation
on gate-level simulations is avoided by modifying the address-related statements
in the execution data path module, which use another form of 2 to 1 multiplexer,
setting the output to zero for all input signals even with an initial value of ’x’ without
changing the functionality. Finally, the consumed power is provided by reports generated
by the power simulation engine. The memory-centric program consumes 35.39mW
of internal power using instructions, which is 0.73mW less than the internal power of the
register-centric program, and the overall average power is also lower by almost 0.7mW.
Im Rahmen dieser Masterthesis wird in Zusammenarbeit mit der Firma Elmos Semiconductor AG ein Time-To-Digital Converter fur eine Time-of-Flight Anwendung weiterentwickelt und optimiert. Als Ausgangspunkt dafur dient die in der vorhergehenden Masterstudienarbeit optimierte Schaltung eines vorhandenen TDC. Die primäre Aufgabe des Time-to-Digital Converters ist die Quantifizierung einer zeitlichen Verzögerung zwischen zwei Eingangssignalen. Genutzt wird dafur ein Local Passive Interpolation (LPI) TDC mit einer angepeilten Auflösung von 70 Pikosekunden, der als
integrierte Schaltung in einer 350 nm CMOS-Technologie realisiert wird. Hauptbestandteil
dieser Arbeit ist die Verringerung vorhandener Messungenauigkeiten, die Untersuchung
des Einflusses von Layout-Effekten auf die Funktion des TDC und die Uberführung der optimierten Schaltung in ein Layout.
In dieser Masterthesis wird ein Shunt-Low-Dropout-Spannungsregler messtechnisch
überprüft. Dieser Regler entsteht in Kooperation zwischen der Fachhochschule Dortmund
und dem Kernforschungszentrum CERN für die Nutzung in Experimenten am
LHC-Teilchenbeschleuniger in Genf. Der Fokus liegt auf der Messung der ersten beiden
entwickelten Testchips des Projektes RD53B, inklusive der technischen Grundlagen, des
genutzten Messaufbaus und der Validierung. Diese Thesis soll den Grundstein für Messungen
an den folgenden Chipgenerationen im Rahmen des Projektes legen.
Konzeptionierung und Realisierung eines Multiagentensystems am Beispiel des Projektes InMachine
(2017)
Unternehmen stehen auf Grund von Globalisierung, Konkurrenzdruck und immer schneller agierenden Märkten vor der Herausforderung auf diese Veränderungen flexibel reagieren zu müssen. Unternehmen die sich schnell auf Marktveränderungen einstellen können haben einen Wettbewerbsvorteil der beibehalten werden muss. Beim verarbeitenden Gewerbe resultiert das in einer Optimierung der Produktionsplanung- und Steuerung. Um eine Optimierung der Produktionsplanung- und Steuerung vornehmen zu können muss zunächst Einblick in diese zur Verfügung stehen. Kleinen und mittelständischen Unternehmen (KMUs) sind in der Regel nicht in der Lage die Kosten und Komplexität von Softwarelösungen von Herstellern wie Siemens, Dassault, oder SAP zu handhaben. Aufgrund dessen ist es notwendig Softwarelösungen anzubieten die genau auf das Einsatzszenario in KMUs zugeschnitten sind.
Ziel dieser Arbeit ist das Erstellen einer Softwarelösung, um eine Optimierung der Produktionsplanung- und Steuerung zu ermöglichen, durch Einblick und Rückmeldung der Produktionsprozesse. Um dieses Ziel zu erreichen wurden zunächst Anforderungen an das Gesamtsystem gestellt. Diese Anforderungen fließen in das zu erstellende Softwarekonzept ein. Beim Softwarekonzept wurde besonders auf die lose Koppelung der Komponenten und der flexiblen Kommunikation geachtet, dadurch ist es möglich das Softwarekonzept zukunftssicher aufzustellen und das nachträgliche Erweitern der Software zu ermöglichen. Durch die Anforderung an Unternehmen flexibel auf Marktveränderungen reagieren zu können resultiert auch die Anforderung an die eingesetzte Software flexibel auf neue Gegebenheiten angepasst werden zu können. Wird diese Anpassbarkeit bereits beim Softwarekonzept berücksichtigt können Änderungen einfacher, robuster, und zu geringeren Kosten realisiert werden. Nach der Erstellung des Softwarekonzeptes wurde dieses prototypisch Implementiert. Dieses Vorgehen sichert die Qualität und Konsistenz des Softwarekonzeptes ab. Abschließend wird eine Zusammenfassung gegeben, ein Fazit gezogen und ein Ausblick gewährt.
Im Rahmen dieser Arbeit wurde eine Analyse auf Register Transfer Level (RTL) Ebene des
vom Fraunhofer IMS in Verilog entwickelten RV32IM RISC-V Prozessors durchgeführt und der
Configurable Accelerator Engine for Convolution Operations (Caeco) als Hardware-Beschleuniger
für Maschinelles Lernen (ML) integriert. Das Design wurde speziell auf das Lesen von Caecodaten
und auf das Interrupt-Verhalten getestet und verifiziert. Das Schreiben von Caecodaten wurde
zwar auf RTL Ebene simuliert, allerdings nicht auf dem Field Programmable Gate Arrays (FPGA)
verifiziert. Durch einen erarbeiteten Hardware- und Software-Entwicklungsfluss werden beide
Stränge optimiert und parallelisiert. Die Hardware-Entwicklung wurde in eine Gitlab Development
and Operations (DevOps) Umgebung integriert, wodurch das Design im Project Batch Flow Modus
der Vivado 2020.1 IDE automatisiert simuliert, synthetisiert und auf der Entwicklungsplatine
Nexys4 DDR implementiert wird. Die Verifizierungsgrundlage bildet der entwickelte Programm-
Code, der für die RTL Simulation, für die Simulation im Instruktionssimulator riscvOVPsim
der Firma Imperas und dem Debugging des Designs auf dem FPGA genutzt wird. Letzteres
wurde in der Eclipse IDE durchgeführt, wobei der JTAG Olimex ARM-USB-Tiny-H Adapter als
Debug-Schnittstelle eingesetzt worden ist. Die Schnittstelle der beiden Entwicklungsstränge bilden
zwei eigens geschriebene Rust Programme und das Xilinx Programm data2mem, durch die die
kompilierten ELF Dateien in xilinx-kompatible MEM bzw. COE Dateien umgewandelt werden.
Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller für die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erläutert und die für die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erläutert und die erzielten Optimierungen anhand der Testschaltungen dargestellt.
Die vorliegende Masterthesis behandelt die Prozess- und Kristallstruktursimulation Selektiv
Lasergeschmolzener CuSn10 Bauteile mit Ansys. Zunächst wurde das Ausgangspulver
untersucht und auf der vorhandenen Fertigungsanlage parametrisiert. Mit dem erstellten
Parametersatz wurden Werkstoffproben gefertigt und untersucht, um zusammen mit
Literaturwerten ein Werkstoffmodell für die Simulationen aufbauen zu können. Anschließend
wurde ein thermisch-mechanisches Modell zur Prozesssimulation in Ansys aufgebaut und
anhand gefertigter Bauteile kalibriert. Es gelang, damit die Eigenspannungen in einem Bauteil
vorherzusagen, welches zuvor gefertigt und mittels Bohrlochmethode untersucht wurde. Eine
weitere Validierung scheiterte aufgrund der gewählten Geometrie des Validierungsbauteiles .
Die Kristallstruktur konnte mit einem in Ansys hinterlegten Werkstoffmodel für einen 1.4404
simuliert und mit vorhandenen Werten überprüft werden. Mit dem erstellten Werkstoffmodell
wurde die Kristallstruktur für CuSn10 vorhergesagt, jedoch im Rahmen dieser Arbeit nicht
validiert. Abschließend wird eine Empfehlung für das weitere Vorgehen gegeben.
In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core für die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardwareübegreifenden Systemen der Künstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeingültiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzuschätzen und wenn möglich zu verringern.
In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees
beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das
bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle
Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enthält, sind Teil der Tcl-
Anwendung. Die Benutzeroberfläche wird durch eine Qt-Applikation realisiert, welche durch die
Komponente für den Vergleich der Clocktrees ergänzt wird. Der Algorithmus für diesen Äquivalenzcheck
basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert,
um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente,
welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic-
Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist.
Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur
Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum
einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und
Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG
(Joint Test Action Group) Protokolls in Verilog.
Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden
Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie
die Grundschaltung implementiert wurde und wie die implementierten Module genutzt
werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des
JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll
in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des
Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der
Simulation von Testfällen und einer Zusammenfassung der Ergebnisse.
Der vorliegende Bericht „Entwurf eines strahlenharten 5V Spannungsreglers aus kaskodierten Dünngate-Transistoren in einer 65nm CMOS Technologie“ beschreibt eine an der Fachhochschule Dortmund im Fachbereich Elektrotechnik im Rahmen der Masterthesis durchgeführte Studie.
Ziel des Projekts ist die Entwicklung eines 5V Spannungsreglers, der einen CAN zu I2C Brücken Chip mit Spannung versorgt. Dabei ist zu beachten, dass die Core Transistoren in 65nm CMOS mit einer maximalen Spannung von 1,2V betrieben werden können. Der Chip soll für die Steuerung des Atlas Pixel Detektors am CERN eingesetzt werden.
In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen.
Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361
In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen.
Im Rahmen dieser Masterthesis wird eine Delay-Locked Loop von einem idealen Aufbau
über Verilog-A Modellen bis hin zur realen Umsetzung entworfen. Diese Delay-Locked Loop
(DLL) wird für die Nutzung in einem Time-to-Digital Converter (TDC) mit Local-Passiv-Interpolation,
entwickelt. Mit Hilfe des TDC soll eine Verzögerungszeit bei einer Time-of-Flight
Anwendung ermittelt werden. Hauptbestandteil dieser Arbeit ist es, eine Charge Pump zu implementieren,
welche eine geringe Auswirkung auf die Phasenverschiebung der Regelschleife
aufgrund von parasitären Eigenschaften im Schaltmoment aufweist. Zudem wird für die
Stromregelung innerhalb der Charge Pump ein präziser Transkonduktanzverstärker (OTA)
mit einem hohen Eingangsspannungsbereich implementiert. Für die Entkopplung der Verzögerungskette
als Last von der Filterspannung wird ein Low-Dropout Spannungsregler (LDO)
entwickelt.
Im Verlauf der Arbeit hat sich gezeigt, dass eine Charge Pump, aufgebaut mit einem differentiellen
Stromzweig, aufgrund des konstant fließenden Stroms die geringsten parasitären Einflüsse
aufweist. Innerhalb dieser Charge Pump wird ein gefalteter Transkonduktanzverstärker
als Spannungsfolger genutzt, um das Potential in den Zweigen der differentiellen Stufe
aneinander anzugleichen und somit die Einflüsse im Schaltmoment zu verringern. Zusätzlich
erfolgt über diesen Verstärker eine exakte Stromanpassung der UP- und DOWN-Ströme.
Für die Umsetzung der Verzögerungskette wird das Rauschverhalten verschiedener CMOSInverter
bezüglich Phasenrauschen und Jitter simuliert. Aufgrund dieser Simulationen ist der
differentielle Inverter mit NMOS-Kreuzkopplung für die Umsetzung der Delay-Line ausgewählt
worden.
Die real aufgebaute Delay-Locked Loop wird nach der Spezifikation für Automobilanwendungen
in einem Temperaturbereich von -50°C bis 120°C simuliert. Zusätzlich werden globale
und lokale prozessbedingte Variation berücksichtigt. Bei dieser Simulation stellt sich eine maximale
Phasenverschiebung zur Referenzperiodendauer von 218 ps ein. Dies entspricht bei
einer Referenzfrequenz von 25 MHz einer Abweichung von ca. 0,5 % und führt zu einem
Messfehler der Delay-Locked Loop von 3 cm. Somit könnte im schlechtesten Fall ein Objekt
von der ToF-Kamera mit einem Fehler von 3 cm detektiert werden.