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In dieser Masterarbeit wird die Entwicklung einer elektronischen Last zur Prüfung von Spannungsversorgungen in der Produktentwicklung beschrieben. Basierend auf den Ergebnissen einer vorherigen Arbeit, wurde ein Schaltplan entwickelt. Die theoretischen Grundlagen des in diesem Schaltplan verwendeten Regelkreises werden erläutert und die Instabilität der Regelung, anhand von Simulationen, aufgezeigt. Anschließend wird eine geeignete Kompensationsschaltung entwickelt und deren Stabilität nachgewiesen. Es folgt die Auswahl von Bauteilen sowie die Worst-Case Betrachtungen der jeweiligen Betriebszustände. Der Erstellung eines Platinen Layouts und einer Programmierung des verwendeten Mikrocontrollers folgen abschließende Funktionstests der erstellten Platine.
The aim of this master thesis is the design and implementation of mixed-signal
processing chain for the optical determination of rotation angles by means of four
sensors implemented as photodiodes with integrated polarization filters and a
high-precision CORDIC hardware design implemented on an FPGA in Verilog.
Furthermore, a light source and a polarizer are integrated in the measurement
setup which is configured using an QT application.
Die Master-Thesis umfasst die Einführung in die CERN-Projekte und in den Shunt-LDO-Regler. Der Regler wird von der Revision 0.1 hin zur Revision 0.3 weiterentwickelt. Hierbei wird eine Leiterplattenentwicklung mittels Altium Designer, eine grafische Benutzer-oberfläche mittels Qt programmiert, sowie Montage- und Lötarbeiten durchgeführt.
Der Kernpunkt der Thesis entspricht der Validierung des SLDO Spannungsreglers für die Pixeldetektoren des ATLAS- und des CMS- Experiments am HL-LHC. Ein weiterer Kernpunkt ist die Implementierung digitaler Potentiometer über denen ein automatisierter Messvorgang mittels der „Shuldo-Test-Messsteuerungs-Software“ durchgeführt werden kann. Hierdurch wird dem Benutzer eine anwendungsfreundliche Umgebung zur Verfügung gestellt, um die Steigung und den Offset der Eingangsspannung über das Testtool in einem bestimmten Bereich automatisiert zu variieren.
Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller für die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erläutert und die für die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erläutert und die erzielten Optimierungen anhand der Testschaltungen dargestellt.
Diese Arbeit behandelt den Entwurf und die Implementierung einer Frequenzregelung für den analogen Relaxationsoszillator des im Kontrollsystem des ATLAS-Pixeldetektors eingesetzten CANakari-Controllers des MOPS Chips. Bestehend aus einem Pulszähler, einem PID-Regler, Phasenfehler-Register und einem Control-FSM-Modul, wird das Regelsystem mit dem digital-gesteuerten analogen Oszillator und der Bittiming-Logik verdrahtet. Diese Komponenten können miteinander kommunizieren, Daten austauschen und bilden somit einen geschlossenen Regelkreis. Der Regelalgorithmus beobachtet das eingehende Signal Rx des CAN Busses und verändert die Stellgröße bei entstehender Regelabweichung durch die Detektierung einer fallenden Flanke außerhalb des im CAN Standard definierten Synchronisationssegments, so dass die Taktfrequenz in einem Toleranzintervall stabilisiert wird. Dies gewährleistet, dass es im CAN-Netzwerk nicht zu Synchronisationsfehlern bei der Nachrichtenübertragung kommt. Da es sich um eine gemischte analog/digitale Schaltung handelt, wird das Regelkreis-Verhalten mit Hilfe einer A/MS-Simulationen beurteilt. Die Simulationen dienen einerseits zur Untersuchung wichtiger dynamischer Eigenschaften der Regelstrecke und andererseits zur Beurteilung des Regelkreis-Verhaltens mit den gewählten Regler-Parametern.
Im Rahmen dieser Arbeit wurde eine Analyse auf Register Transfer Level (RTL) Ebene des
vom Fraunhofer IMS in Verilog entwickelten RV32IM RISC-V Prozessors durchgeführt und der
Configurable Accelerator Engine for Convolution Operations (Caeco) als Hardware-Beschleuniger
für Maschinelles Lernen (ML) integriert. Das Design wurde speziell auf das Lesen von Caecodaten
und auf das Interrupt-Verhalten getestet und verifiziert. Das Schreiben von Caecodaten wurde
zwar auf RTL Ebene simuliert, allerdings nicht auf dem Field Programmable Gate Arrays (FPGA)
verifiziert. Durch einen erarbeiteten Hardware- und Software-Entwicklungsfluss werden beide
Stränge optimiert und parallelisiert. Die Hardware-Entwicklung wurde in eine Gitlab Development
and Operations (DevOps) Umgebung integriert, wodurch das Design im Project Batch Flow Modus
der Vivado 2020.1 IDE automatisiert simuliert, synthetisiert und auf der Entwicklungsplatine
Nexys4 DDR implementiert wird. Die Verifizierungsgrundlage bildet der entwickelte Programm-
Code, der für die RTL Simulation, für die Simulation im Instruktionssimulator riscvOVPsim
der Firma Imperas und dem Debugging des Designs auf dem FPGA genutzt wird. Letzteres
wurde in der Eclipse IDE durchgeführt, wobei der JTAG Olimex ARM-USB-Tiny-H Adapter als
Debug-Schnittstelle eingesetzt worden ist. Die Schnittstelle der beiden Entwicklungsstränge bilden
zwei eigens geschriebene Rust Programme und das Xilinx Programm data2mem, durch die die
kompilierten ELF Dateien in xilinx-kompatible MEM bzw. COE Dateien umgewandelt werden.
In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen.
Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur
Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum
einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und
Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG
(Joint Test Action Group) Protokolls in Verilog.
Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden
Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie
die Grundschaltung implementiert wurde und wie die implementierten Module genutzt
werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des
JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll
in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des
Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der
Simulation von Testfällen und einer Zusammenfassung der Ergebnisse.
In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees
beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das
bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle
Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enthält, sind Teil der Tcl-
Anwendung. Die Benutzeroberfläche wird durch eine Qt-Applikation realisiert, welche durch die
Komponente für den Vergleich der Clocktrees ergänzt wird. Der Algorithmus für diesen Äquivalenzcheck
basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert,
um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente,
welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic-
Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist.
Die Masterthesis Entwicklung und Validierung einer Simulationsumgebung mit fernwirk und stationsleittechnischen Funktionen und IEC 60870-5-104 Kommunikation unter Java
umfasst die Implementierung einer Simulationsumgebung zur Veranschaulichung
fernwirk- und stationsleittechnischer Vorgänge in Kombination mit einer IEC 60870-5-104 Kommunikation. Die Simulationsumgebung ist dabei als IEC 60870-5-104-Server definiert. Nach der Stationsinitialisierung und der Übertragungssteuerung kann die Simulationsumgebung Telegramme in Steuerungsrichtung empfangen, analysieren und entsprechende
fernwirk- und stationsleittechnische Vorgänge auslösen. In Melderichtung sind
spontane Prozessänderungen oder durch Steuervorgänge ausgelöste Änderungen durch Generierung und Übertragung von Telegrammen umzusetzen. Mit der Simulationsumgebung können durch eine IEC 60870-5-104 Kommunikation ausgelöste Vorgänge innerhalb eines Fernwirkgerätes sowie anhand einer Prozesssimulation demonstriert werden.