TY - THES U1 - Master Thesis A1 - Grimm, David A1 - Wojtok, Andreas J. T1 - Konzeptionierung und Realisierung eines Multiagentensystems am Beispiel des Projektes InMachine N2 - Unternehmen stehen auf Grund von Globalisierung, Konkurrenzdruck und immer schneller agierenden Märkten vor der Herausforderung auf diese Veränderungen flexibel reagieren zu müssen. Unternehmen die sich schnell auf Marktveränderungen einstellen können haben einen Wettbewerbsvorteil der beibehalten werden muss. Beim verarbeitenden Gewerbe resultiert das in einer Optimierung der Produktionsplanung- und Steuerung. Um eine Optimierung der Produktionsplanung- und Steuerung vornehmen zu können muss zunächst Einblick in diese zur Verfügung stehen. Kleinen und mittelständischen Unternehmen (KMUs) sind in der Regel nicht in der Lage die Kosten und Komplexität von Softwarelösungen von Herstellern wie Siemens, Dassault, oder SAP zu handhaben. Aufgrund dessen ist es notwendig Softwarelösungen anzubieten die genau auf das Einsatzszenario in KMUs zugeschnitten sind. Ziel dieser Arbeit ist das Erstellen einer Softwarelösung, um eine Optimierung der Produktionsplanung- und Steuerung zu ermöglichen, durch Einblick und Rückmeldung der Produktionsprozesse. Um dieses Ziel zu erreichen wurden zunächst Anforderungen an das Gesamtsystem gestellt. Diese Anforderungen fließen in das zu erstellende Softwarekonzept ein. Beim Softwarekonzept wurde besonders auf die lose Koppelung der Komponenten und der flexiblen Kommunikation geachtet, dadurch ist es möglich das Softwarekonzept zukunftssicher aufzustellen und das nachträgliche Erweitern der Software zu ermöglichen. Durch die Anforderung an Unternehmen flexibel auf Marktveränderungen reagieren zu können resultiert auch die Anforderung an die eingesetzte Software flexibel auf neue Gegebenheiten angepasst werden zu können. Wird diese Anpassbarkeit bereits beim Softwarekonzept berücksichtigt können Änderungen einfacher, robuster, und zu geringeren Kosten realisiert werden. Nach der Erstellung des Softwarekonzeptes wurde dieses prototypisch Implementiert. Dieses Vorgehen sichert die Qualität und Konsistenz des Softwarekonzeptes ab. Abschließend wird eine Zusammenfassung gegeben, ein Fazit gezogen und ein Ausblick gewährt. N2 - Companies are facing the challenge to adapt their behavior and react on changes initiated through globalization, competitive pressure, and fast changing markets. Companies that are capable of changing their behavior have a competitive advantage and this advantage has to be maintained. In the manufacturing industry this results in optimizing the production planning and scheduling. To enable the possibility to optimize the production planning and scheduling you have to gain insight in the production-process. Small to medium sized companies are not capable of handling the costs and complexity of software-solutions from Siemens, Dassault, or SAP. Because of that, it is necessary to create a tailor-made software-solution that fits exactly the needs of small to medium sized companies. Our goal is to create a software-solution that is capable to support the production planning and scheduling by gaining real-time insight and feedback from the production-processes. To obtain this goal requirements for the software-solution were defined. While creating the software-concept loose coupling and flexible communication were encouraged to create a system that is future proof and easy to extend. Because companies have to be flexible, so has to be the software they are using. If this flexibility is considered while developing the software-concept, it is possible to easily extend the software to low costs. After creating the software-concept it will be implemented as a prototype. This ensures the quality and consistency of the software-concept. Finally a summary, a conclusion, and an outlook will be given. KW - multi-agent system KW - production planning KW - small and medium-sized enterprises KW - sme KW - inMachine KW - Machine-to-Machine-Kommunikation KW - Internet der Dinge KW - Klein- und Mittelbetrieb Y2 - 2017 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-21408 U6 - https://doi.org/10.26205/opus-2140 DO - https://doi.org/10.26205/opus-2140 SP - 110 S1 - 110 ER - TY - THES U1 - Master Thesis A1 - Fariad, Dardae T1 - Entwicklung und Validierung einer Simulationsumgebung mit fernwirk- und stationsleittechnischen Funktionen und IEC 60870-5-104 Kommunikation unter Java N2 - Die Masterthesis Entwicklung und Validierung einer Simulationsumgebung mit fernwirk und stationsleittechnischen Funktionen und IEC 60870-5-104 Kommunikation unter Java umfasst die Implementierung einer Simulationsumgebung zur Veranschaulichung fernwirk- und stationsleittechnischer Vorgänge in Kombination mit einer IEC 60870-5-104 Kommunikation. Die Simulationsumgebung ist dabei als IEC 60870-5-104-Server definiert. Nach der Stationsinitialisierung und der Übertragungssteuerung kann die Simulationsumgebung Telegramme in Steuerungsrichtung empfangen, analysieren und entsprechende fernwirk- und stationsleittechnische Vorgänge auslösen. In Melderichtung sind spontane Prozessänderungen oder durch Steuervorgänge ausgelöste Änderungen durch Generierung und Übertragung von Telegrammen umzusetzen. Mit der Simulationsumgebung können durch eine IEC 60870-5-104 Kommunikation ausgelöste Vorgänge innerhalb eines Fernwirkgerätes sowie anhand einer Prozesssimulation demonstriert werden. KW - Energieautomation Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-21443 U6 - https://doi.org/10.26205/opus-2144 DO - https://doi.org/10.26205/opus-2144 SP - IV, 123 S1 - IV, 123 ER - TY - THES U1 - Master Thesis A1 - Zorn, Jendrik T1 - Messtechnische Validierung eines Shunt-Low-Dropout- Spannungsreglers zur strombasierten Versorgung der seriell verschalteten Pixel-Detektormodule des ATLAS- und CMS-Experiments am High-Luminosity Large Hadron Collider N2 - In dieser Masterthesis wird ein Shunt-Low-Dropout-Spannungsregler messtechnisch überprüft. Dieser Regler entsteht in Kooperation zwischen der Fachhochschule Dortmund und dem Kernforschungszentrum CERN für die Nutzung in Experimenten am LHC-Teilchenbeschleuniger in Genf. Der Fokus liegt auf der Messung der ersten beiden entwickelten Testchips des Projektes RD53B, inklusive der technischen Grundlagen, des genutzten Messaufbaus und der Validierung. Diese Thesis soll den Grundstein für Messungen an den folgenden Chipgenerationen im Rahmen des Projektes legen. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30541 U6 - https://doi.org/10.26205/opus-3054 DO - https://doi.org/10.26205/opus-3054 SP - 86 S1 - 86 ER - TY - THES U1 - Master Thesis A1 - Rizwan, Ahmad T1 - Analog and Digital CMOS Circuit Design for the Control System of ATLAS Pixel Detector N2 - This Master thesis is part of an effort to implement the planned upgrade High- Luminosity Large Hadron Collider (HL-LHC) at CERN Geneva/Switzerland. The ATLAS Pixel Detector which is installed at the LHC is also getting among others a new detector control system (DCS) update. Each module in the Detector Control System will have an integrated DCS chip which includes on-chip shunt and Linear regulators, ADC, bypass transistor and a modified I2C slave node. In this master thesis, Shunt and Linear regulators are explained and simulated using the Globalfoundaries 130nm CMOS designkit. A Kuijk bandgap reference based Power-On-Reset (POR) circuit is explained and designed in detail. The design of the POR includes an implementation with CMOS instead of diodes or bipolar transistors. It was simulated using Globelfoundaries 130nm CMOS designkit. Finally, a layout was developed for fabrication. The DCS system needs DCS bridge controllers which include a Controller Area Network (CAN) node and a modified I2C master node. For this purpose CAN and CANopen standards are explained in detail for implementation. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30554 U6 - https://doi.org/10.26205/opus-3055 DO - https://doi.org/10.26205/opus-3055 SP - 114 S1 - 114 ER - TY - THES U1 - Master Thesis A1 - Walsemann, Alexander T1 - Entwicklung eines Testsystems für den Physical- und Data-Link-Layer des PSI5-Busses mit automatisierter Auswertung auf Basis der Xilinx ZYNQ SoCs N2 - Die vorliegende Masterthesis beschreibt die Entwicklung eines Testsystems für die PSI5- Schnittstelle von ASICs und ASSPs. Zunächst werden anhand des PSI5-Standards die Eigenschaften des Physical- und Data-Link-Layers aufgezeigt, welche neben etwaigen Störgrößen relevant für die Entwicklung des Testsystems sind. Das anschließend entwickelte Testsystem besteht aus einem physical Layer und einem ZYNQ SoC, welcher programmierbare Logik (FPGA) und CPU-Kerne vereint. Die Kernfunktionen der Sensorsimulation zum Testen eines PSI5-Master-Interfaces sind in programmierbarer Logik umgesetzt, während Softwareapplikationen für den Testablauf und die automatisierte Auswertung der Ergebnisse verantwortlich sind. Die beiden CPU-Kerne des ZYNQ SoCs werden als ein asymmetrisches Multiprozessorsystem aus dem Echtzeitbetriebssystem FreeRTOS für zeitkritische Aufgaben und einem modifizierten Linux-Kernel genutzt. Die Bedienung des Testsystems erfolgt über ein Webinterface. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30568 U6 - https://doi.org/10.26205/opus-3056 DO - https://doi.org/10.26205/opus-3056 SP - 168 S1 - 168 ER - TY - THES U1 - Master Thesis A1 - Reiners, Jan-Morten T1 - Charakterisierung und Analyse vom Reverse and Forward Body Biasing als Durchsatz- und Leistungsoptimierungstechnik für Multi-Core Mikrocontroller N2 - Diese Masterthesis beschäftigt sich im Rahmen des Testchips TC1.5 der Infineon Austria AG mit der Analyse und Charakterisierung des Reverse und Forward Body Biasing mit differentieller Spannungsskalierung. In einem theoretischen Grundlagenteil werden dem Leser zunächst die Beweggründe sowie die nötigen Informationen der zugrunde liegenden Halbleiter-Technologie vermittelt, um ihn an die Thematik des Body Biasing und der Power Management Einheiten heranzuführen. Es folgt die Beschreibung des AurixPlus-digital EVR and PMS Testchips (Version 1.5) hinsichtlich seiner Struktur und Funktionalität. Den Kern der Arbeit bilden der Aufbau eines teilweise automatisieren Messplatzes, die Entwicklung einer Testsoftware (Python, C#), die Erarbeitung von Test Spezifikationen sowie die Durchführung entsprechender Messungen zur Analyse und Charakterisierung. Die Ergebnisse dieser Messungen werden im Anschluss eingehend besprochen und mit Bezug auf zukünftige Entwicklungen in diesem Bereich bewertet. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30571 U6 - https://doi.org/10.26205/opus-3057 DO - https://doi.org/10.26205/opus-3057 SP - 85 S1 - 85 ER - TY - THES U1 - Master Thesis A1 - Winkler, Florian T1 - Verification of the Shunt-Low-Dropout voltage regulator for the current based supply of the serially connected pixel detector modules of the ATLAS- and CMS-experiments at the High-Luminosity Large Hadron Collider N2 - Diese Ausarbeitung dokumentiert die Verifikation des Shunt-Low-Dropout-Spannungsreglers für den Einsatz im ATLAS- und CMS-Projekt. Im Rahmen einer Kooperation zwischen der Fachhochschule Dortmund und dem Forschungsinstitut CERN in Genf wird eine integrierte CMOS Schaltung zur seriellen, strombasierten Spannungsregelung der Pixeldetektormodule entwickelt. Der Fokus dieser Masterthesis ist die simulationstechnische Verifikation unter Berücksichtigung der spezifizierten Einsatzbedingungen in den Experimenten und umfasst - neben einer Einführung in den Shunt-LDO Regler auf Basis des Testchip C - die Vorstellung und Dokumentation der erarbeiteten Simulationsergebnisse. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30597 U6 - https://doi.org/10.26205/opus-3059 DO - https://doi.org/10.26205/opus-3059 SP - 71 S1 - 71 ER - TY - THES U1 - Master Thesis A1 - Yilmaz, Semih T1 - Entwurf eines strahlenharten 5V Spannungsreglers aus kaskodierten Dünngate-Transistoren in einer 65nm CMOS Technologie N2 - Der vorliegende Bericht „Entwurf eines strahlenharten 5V Spannungsreglers aus kaskodierten Dünngate-Transistoren in einer 65nm CMOS Technologie“ beschreibt eine an der Fachhochschule Dortmund im Fachbereich Elektrotechnik im Rahmen der Masterthesis durchgeführte Studie. Ziel des Projekts ist die Entwicklung eines 5V Spannungsreglers, der einen CAN zu I2C Brücken Chip mit Spannung versorgt. Dabei ist zu beachten, dass die Core Transistoren in 65nm CMOS mit einer maximalen Spannung von 1,2V betrieben werden können. Der Chip soll für die Steuerung des Atlas Pixel Detektors am CERN eingesetzt werden. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30621 U6 - https://doi.org/10.26205/opus-3062 DO - https://doi.org/10.26205/opus-3062 SP - 71 S1 - 71 ER - TY - THES U1 - Master Thesis A1 - Fröse, Tobias T1 - Strahlenharter CAN Physical Layer in 65 nm CMOS Technologie für das Kontrollsystem des ATLAS Pixeldetektors N2 - Die vorliegende Masterthesis beschreibt die Entwicklung eines Strahlenharten CAN Physical Layer in einer 65 nm CMOS Technologie für das Kontrollsystem des ATLAS Pixeldetektors. Dieser CAN Physical Layer ist Bestandteil des DCS Chips (Detector Control System), der im Rahmen des Upgrades des ATLAS Pixeldetektors zum High Luminosity Large Hadron Collider (HL-LHC) entwickelt wird. Die Aufgabe des DCS Chips ist die Steuerung und Überwachung der Sensorik des ATLAS Pixeldetektors. Die Transistoren der verwendeten Technologie dürfen mit maximal 1,2 Volt betrieben werden. Um dennoch die Kompatibilität zum CAN Standard beizubehalten ist es notwendig mit wesentlich höheren Spannungspegeln zu arbeiten. Im Verlauf dieser Masterthesis werden zu diesem Zweck ein CAN Treiber, ein Levelshifter und ein CAN Empfänger entworfen, die dazugehörigen Layouts erstellt und die Eigenschaften der Schaltungen auf dem ersten gefertigten Prototyp des DCS Chips vermessen. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30649 U6 - https://doi.org/10.26205/opus-3064 DO - https://doi.org/10.26205/opus-3064 SP - 95 S1 - 95 ER - TY - THES U1 - Master Thesis A1 - Düperthal, Johannes T1 - Erweiterung eines Clocktree-Analyse-Tools zur Feststellung der strukturellen Äquivalenz von Clocktrees N2 - In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enthält, sind Teil der Tcl- Anwendung. Die Benutzeroberfläche wird durch eine Qt-Applikation realisiert, welche durch die Komponente für den Vergleich der Clocktrees ergänzt wird. Der Algorithmus für diesen Äquivalenzcheck basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert, um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente, welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic- Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30676 U6 - https://doi.org/10.26205/opus-3067 DO - https://doi.org/10.26205/opus-3067 SP - 86 S1 - 86 ER - TY - THES U1 - Master Thesis A1 - Achtelik, Raphael T1 - Entwicklung einer elektronischen Last zur Prüfung von Spannungsversorgungen in der Produktentwicklung N2 - In dieser Masterarbeit wird die Entwicklung einer elektronischen Last zur Prüfung von Spannungsversorgungen in der Produktentwicklung beschrieben. Basierend auf den Ergebnissen einer vorherigen Arbeit, wurde ein Schaltplan entwickelt. Die theoretischen Grundlagen des in diesem Schaltplan verwendeten Regelkreises werden erläutert und die Instabilität der Regelung, anhand von Simulationen, aufgezeigt. Anschließend wird eine geeignete Kompensationsschaltung entwickelt und deren Stabilität nachgewiesen. Es folgt die Auswahl von Bauteilen sowie die Worst-Case Betrachtungen der jeweiligen Betriebszustände. Der Erstellung eines Platinen Layouts und einer Programmierung des verwendeten Mikrocontrollers folgen abschließende Funktionstests der erstellten Platine. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30681 U6 - https://doi.org/10.26205/opus-3068 DO - https://doi.org/10.26205/opus-3068 SP - 58 S1 - 58 ER - TY - THES U1 - Master Thesis A1 - Bouroumiya, Reda T1 - Digital geregelte Frequenzkorrektur eines strahlenharten Relaxations-Oszillators für eine CAN Bittiming Einheit in 65nm CMOS Technologie N2 - Diese Arbeit behandelt den Entwurf und die Implementierung einer Frequenzregelung für den analogen Relaxationsoszillator des im Kontrollsystem des ATLAS-Pixeldetektors eingesetzten CANakari-Controllers des MOPS Chips. Bestehend aus einem Pulszähler, einem PID-Regler, Phasenfehler-Register und einem Control-FSM-Modul, wird das Regelsystem mit dem digital-gesteuerten analogen Oszillator und der Bittiming-Logik verdrahtet. Diese Komponenten können miteinander kommunizieren, Daten austauschen und bilden somit einen geschlossenen Regelkreis. Der Regelalgorithmus beobachtet das eingehende Signal Rx des CAN Busses und verändert die Stellgröße bei entstehender Regelabweichung durch die Detektierung einer fallenden Flanke außerhalb des im CAN Standard definierten Synchronisationssegments, so dass die Taktfrequenz in einem Toleranzintervall stabilisiert wird. Dies gewährleistet, dass es im CAN-Netzwerk nicht zu Synchronisationsfehlern bei der Nachrichtenübertragung kommt. Da es sich um eine gemischte analog/digitale Schaltung handelt, wird das Regelkreis-Verhalten mit Hilfe einer A/MS-Simulationen beurteilt. Die Simulationen dienen einerseits zur Untersuchung wichtiger dynamischer Eigenschaften der Regelstrecke und andererseits zur Beurteilung des Regelkreis-Verhaltens mit den gewählten Regler-Parametern. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30711 U6 - https://doi.org/10.26205/opus-3071 DO - https://doi.org/10.26205/opus-3071 SP - 122 S1 - 122 ER - TY - THES U1 - Master Thesis A1 - Ledüc, Philipp T1 - Erweiterung feldprogrammierbarer Bausteine um eine PCI Express Schnittstelle als Schlüsseltechnologie zur Vernetzung digitaler Systeme und künstlicher Intelligenz N2 - In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core für die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardwareübegreifenden Systemen der Künstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeingültiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzuschätzen und wenn möglich zu verringern. KW - Soft Core KW - PCIe KW - PCI Express KW - PIPE KW - GateMate KW - FPGA KW - Künstliche Intelligenz KW - Maschinelles Lernen KW - VERILOG Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30760 U6 - https://doi.org/10.26205/opus-3076 DO - https://doi.org/10.26205/opus-3076 SP - 199 S1 - 199 ER - TY - THES U1 - Master Thesis A1 - Pille, Andreas T1 - Optimierung eines Local Passive Interpolation Time-to-Digital Converters mit Sub-Gate Delay für eine Time-of-Flight Anwendung N2 - Im Rahmen dieser Masterthesis wird in Zusammenarbeit mit der Firma Elmos Semiconductor AG ein Time-To-Digital Converter fur eine Time-of-Flight Anwendung weiterentwickelt und optimiert. Als Ausgangspunkt dafur dient die in der vorhergehenden Masterstudienarbeit optimierte Schaltung eines vorhandenen TDC. Die primäre Aufgabe des Time-to-Digital Converters ist die Quantifizierung einer zeitlichen Verzögerung zwischen zwei Eingangssignalen. Genutzt wird dafur ein Local Passive Interpolation (LPI) TDC mit einer angepeilten Auflösung von 70 Pikosekunden, der als integrierte Schaltung in einer 350 nm CMOS-Technologie realisiert wird. Hauptbestandteil dieser Arbeit ist die Verringerung vorhandener Messungenauigkeiten, die Untersuchung des Einflusses von Layout-Effekten auf die Funktion des TDC und die Uberführung der optimierten Schaltung in ein Layout. N2 - Subject of this thesis is the development and optimization of a Time-to-Digital Converter (TDC) for the use in a Time-of-Flight (TOF) application in cooperation with Elmos Semiconductor AG. A previous work of the author serves as a conceptual basis for this thesis. The primary objective of the TDC is the quantification of a time-delay between two input signals. To accomplish this, a Local Passive Interpolation (LPI) TDC with a targeted resolution of 70 ps, realized as an integrated circuit in a 350 nm process technology, is used. The main focus of this thesis is the reduction of measurement errors, the influence of layout effects on the reliability of the TDC and the transfer of the optimized schematics to a layout. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29907 U6 - https://doi.org/10.26205/opus-2990 DO - https://doi.org/10.26205/opus-2990 SP - 82 S1 - 82 ER - TY - THES U1 - Master Thesis A1 - Brünger, Fabian T1 - Integration eines Hardwarebeschleunigers für Maschinelles Lernen in einen RISC-V RV32IM Prozessor über Memory-Mapped Register N2 - Im Rahmen dieser Arbeit wurde eine Analyse auf Register Transfer Level (RTL) Ebene des vom Fraunhofer IMS in Verilog entwickelten RV32IM RISC-V Prozessors durchgeführt und der Configurable Accelerator Engine for Convolution Operations (Caeco) als Hardware-Beschleuniger für Maschinelles Lernen (ML) integriert. Das Design wurde speziell auf das Lesen von Caecodaten und auf das Interrupt-Verhalten getestet und verifiziert. Das Schreiben von Caecodaten wurde zwar auf RTL Ebene simuliert, allerdings nicht auf dem Field Programmable Gate Arrays (FPGA) verifiziert. Durch einen erarbeiteten Hardware- und Software-Entwicklungsfluss werden beide Stränge optimiert und parallelisiert. Die Hardware-Entwicklung wurde in eine Gitlab Development and Operations (DevOps) Umgebung integriert, wodurch das Design im Project Batch Flow Modus der Vivado 2020.1 IDE automatisiert simuliert, synthetisiert und auf der Entwicklungsplatine Nexys4 DDR implementiert wird. Die Verifizierungsgrundlage bildet der entwickelte Programm- Code, der für die RTL Simulation, für die Simulation im Instruktionssimulator riscvOVPsim der Firma Imperas und dem Debugging des Designs auf dem FPGA genutzt wird. Letzteres wurde in der Eclipse IDE durchgeführt, wobei der JTAG Olimex ARM-USB-Tiny-H Adapter als Debug-Schnittstelle eingesetzt worden ist. Die Schnittstelle der beiden Entwicklungsstränge bilden zwei eigens geschriebene Rust Programme und das Xilinx Programm data2mem, durch die die kompilierten ELF Dateien in xilinx-kompatible MEM bzw. COE Dateien umgewandelt werden. Y2 - 2020 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29988 U6 - https://doi.org/10.26205/opus-2998 DO - https://doi.org/10.26205/opus-2998 SP - 150 S1 - 150 ER - TY - THES U1 - Master Thesis A1 - Krause, Matthias T1 - Entwicklung eines Delay-Locked Loop basierten Time-to- Digital Converters mit Sub-Gate-Delay Auflösung für eine Time-of-Flight Anwendung in 350 nm CMOS Technologie N2 - In dieser Thesis wird ein Time-to-Digital Converter mit einer Sub-Gate-Delay Auflösung, also einer höheren Auflösung als die Durchlaufzeit eines in dieser Prozesstechnik realisierten Inverters, mithilfe verschiedener Ansätze, wie dem Vernier TDC oder dem Local Passive Interpolation TDC, untersucht. Hierbei wird eine Delay-Locked Loop genutzt, um die Durchlaufzeit der jeweiligen Inverterkette zu regeln. Der Vorteil dieses Ansatzes ist, dass die Durchlaufzeit auch bei PVT-Variationen, also Variation der Prozesscorner, Versorgungsspannung und Temperatur, auf die Referenzperiodendauer eingestellt wird. Somit sind lokale Prozessabweichungen die vorherrschende Quelle für Ungenauigkeiten in der Auflösung des TDC. Die Auflösung kann mithilfe der differentialen und integralen Nichtlinearität beschrieben und ausgewertet werden. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30496 U6 - https://doi.org/10.26205/opus-3049 DO - https://doi.org/10.26205/opus-3049 SP - 107 S1 - 107 ER - TY - THES U1 - Master Thesis A1 - Lippold, Markus T1 - Entwurf einer Delay-Locked Loop für die Nutzung als Time-to- Digital Converter in einer Time-of-Flight Anwendung in 350nm CMOS Technologie N2 - Im Rahmen dieser Masterthesis wird eine Delay-Locked Loop von einem idealen Aufbau über Verilog-A Modellen bis hin zur realen Umsetzung entworfen. Diese Delay-Locked Loop (DLL) wird für die Nutzung in einem Time-to-Digital Converter (TDC) mit Local-Passiv-Interpolation, entwickelt. Mit Hilfe des TDC soll eine Verzögerungszeit bei einer Time-of-Flight Anwendung ermittelt werden. Hauptbestandteil dieser Arbeit ist es, eine Charge Pump zu implementieren, welche eine geringe Auswirkung auf die Phasenverschiebung der Regelschleife aufgrund von parasitären Eigenschaften im Schaltmoment aufweist. Zudem wird für die Stromregelung innerhalb der Charge Pump ein präziser Transkonduktanzverstärker (OTA) mit einem hohen Eingangsspannungsbereich implementiert. Für die Entkopplung der Verzögerungskette als Last von der Filterspannung wird ein Low-Dropout Spannungsregler (LDO) entwickelt. Im Verlauf der Arbeit hat sich gezeigt, dass eine Charge Pump, aufgebaut mit einem differentiellen Stromzweig, aufgrund des konstant fließenden Stroms die geringsten parasitären Einflüsse aufweist. Innerhalb dieser Charge Pump wird ein gefalteter Transkonduktanzverstärker als Spannungsfolger genutzt, um das Potential in den Zweigen der differentiellen Stufe aneinander anzugleichen und somit die Einflüsse im Schaltmoment zu verringern. Zusätzlich erfolgt über diesen Verstärker eine exakte Stromanpassung der UP- und DOWN-Ströme. Für die Umsetzung der Verzögerungskette wird das Rauschverhalten verschiedener CMOSInverter bezüglich Phasenrauschen und Jitter simuliert. Aufgrund dieser Simulationen ist der differentielle Inverter mit NMOS-Kreuzkopplung für die Umsetzung der Delay-Line ausgewählt worden. Die real aufgebaute Delay-Locked Loop wird nach der Spezifikation für Automobilanwendungen in einem Temperaturbereich von -50°C bis 120°C simuliert. Zusätzlich werden globale und lokale prozessbedingte Variation berücksichtigt. Bei dieser Simulation stellt sich eine maximale Phasenverschiebung zur Referenzperiodendauer von 218 ps ein. Dies entspricht bei einer Referenzfrequenz von 25 MHz einer Abweichung von ca. 0,5 % und führt zu einem Messfehler der Delay-Locked Loop von 3 cm. Somit könnte im schlechtesten Fall ein Objekt von der ToF-Kamera mit einem Fehler von 3 cm detektiert werden. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30508 U6 - https://doi.org/10.26205/opus-3050 DO - https://doi.org/10.26205/opus-3050 SP - 120 S1 - 120 ER - TY - THES U1 - Master Thesis A1 - Högerle, Florian T1 - Auswirkungen der Industrialisierung auf die Klanglandschaft des Ruhrgebiets (1871 bis 1914) und deren mediale Darstellung N2 - Das Ziel der vorliegenden Masterarbeit ist es, die wichtigsten Klänge der Zeit der Industrialisierung im Ruhrgebiet herauszufinden und diese in den historischen Kontext einzuordnen. Hierzu werden Berichte aus verschiedenen Quellen (Historie, Wirtschaft und Sozialkunde) herangezogen, um das Thema von verschieden Blickpunkten zu analysieren. Die wichtigsten Ergebnisse dieser Arbeit sind die starken Wahrnehmungsunterschiede von Lärm zwischen verschiedenen sozialen Schichten, die Identifizierung von Transportmitteln als wesentliche Veränderung der Klanglandschaft und die Abgrenzung der Industriegeräusche von den Geräuschen der Stadt. Weiterhin wird die Klanglandschaft des Ruhrgebiets in ausgewählten Filmen der Neuzeit untersucht und auf Töne hingewiesen, die das Ruhrgebiet auditiv als einzigartig darstellen. N2 - The aim of this master thesis is to find out the most important sounds of the time of industrialization in the Ruhr area and to put them into the historical context. For this purpose, reports from different sources (history, economics and social studies) are used to analyze the topic from different points of view. The main results of this work are the strong differences in perception between different social classes of noise, the identification of transportation as a major change in the soundscape and the demarcation of industrial noise from urban noise. Furthermore, the soundscape of the Ruhr area is examined in selected films of the modern era and sounds are pointed out that auditorily portray the Ruhr area as unique. KW - Industrie KW - Lärm KW - Soundscape KW - Ruhrgebiet KW - Sound Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29609 U6 - https://doi.org/10.26205/opus-2960 DO - https://doi.org/10.26205/opus-2960 SP - 74 S1 - 74 ER - TY - THES U1 - Master Thesis A1 - Stecker, Lucie T1 - Die Bedeutung der Künstlichen Intelligenz zur Erreichung der UN-Nachhaltigkeitsziele N2 - Climate change related issues have increasingly gained attention of those in the field of science, business and politics. In addition to that, the United Nations (UN) has sustainable development on its agenda and is looking for innovative ways to achieve it. Great potential is seen in the complex technology of artificial intelligence (AI). AI is progressively causing changes in all areas of life such as traffic, com-munication, work and health. The aim of this master's thesis is to investigate, whe-ther or not, AI applications can have a positive effect on the achievement of the first five Sustainable Development Goals (SDGs) of the UN’s Agenda 2030 concerning poverty, hunger, health, education and genderequality. Therefore the theoretical fundamentals of AI and the concept of sustainable development are clarified. Also a connection between the two subject areas is drawn. Based on existing AI applica-tions in the field of sustainability and previous research, that links AI and sustaina-bility, the discussion reveals to which extent positive and negative effects can be shown by using the technology for achieving the five SDGs. The results indicate that AI offers opportunities to lead society in the direction of future sustainability within planetary boundaries; however, unexpected negative consequences must be taken into account. International legal frameworks can counteract the risks of using the intelligent technologies. The orientation towards economic growth, which is also reflected in the use of AI, has prevented a sustainable orientation up to now. KW - SDGs KW - United Nations KW - Artificial Intelligence KW - Sustainability KW - Künstliche Intelligenz KW - Vereinte Nationen KW - Nachhaltigkeit KW - Agenda 2030 für nachhaltige Entwicklung KW - Maschinelles Lernen Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31831 U6 - https://doi.org/10.26205/opus-3183 DO - https://doi.org/10.26205/opus-3183 SP - 140 S1 - 140 ER - TY - THES U1 - Master Thesis A1 - Nguyen, Michael T1 - Die immersive Klangwelt - Das Kino als Ort zwischen Realität und Abstraktion N2 - Virtual Reality, Games und immersive Medien sind zurzeit in aller Munde. Überall liest man von Schlagwörtern wie 3D, Immersion oder Spatial-Audio - zum einen in meist stark auf Technik fokussierten Artikeln, zum anderen fast ausschließlich bezogen auf Games und Virtual Reality (VR). Gleichzeitig findet eine gegenläufige Entwicklung statt, indem Filme vermehrt auf Smartphones und Tablets konsumiert und Big-Budget-Produktionen statt im Kino auf Streaming-Plattformen veröffentlicht werden. In diesem Spannungsfeld möchte ich einen Schritt zurückgehen und den klassischen Film betrachten. Wie schafft er es seit seinem Bestehen, den Zuschauer in das Geschehen zu involvieren? Was kann er von den aktuellen Entwicklungen übernehmen oder ist das Medium in der aktuellen Form ein Auslaufmodell? Mit Blick auf das Sounddesign untersuche ich, wie immersive Wirkungen im Film entstehen und warum Klänge im Allgemeinen immersive Eigenschaften besitzen. Dazu führe ich im ersten Kapitel in das unübersichtliche Themenfeld der medialen Immersion ein. Im zweiten Kapitel erarbeitete ich mein Komponentenmodell der klanglichen Immersion (KMKI), ein Analysemodell, mit dem sich immersive Wirkungen im Film untersuchen lassen. Dieses wende ich an diversen Filmbeispielen praktisch an und schaffe außerdem ein theoretisches Fundament, damit das Modell offen für zukünftige Erweiterungen bleibt. Abschließend fasse ich im dritten Kapitel die Ergebnisse der Arbeit zusammen und erkläre anhand meiner praktischen Masterarbeit totalSense meine eigene Herangehensweise, um eine immersive Hörerfahrung zu schaffen. KW - Sounddesign KW - Immersion KW - Spatial Audio KW - Film Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31843 U6 - https://doi.org/10.26205/opus-3184 DO - https://doi.org/10.26205/opus-3184 SP - 252 S1 - 252 ER - TY - THES U1 - Master Thesis A1 - Moenikes, Lisette T1 - Transformative Lernprozesse in BNE-Projekten N2 - Das Konzept der Bildung für nachhaltige Entwicklung (BNE)erzielt, Lernende zur aktiven Gestaltung einer ökologisch- wie sozialverträglichen Gesellschaft zu befähigen. Gleichzeitig wird BNE auf-grund der Formulierung subjektiver Kompetenzen und der Missachtung von Wachstumszwängen eine bildungspolitische Steuerung und eine Entpolitisierung von Nachhaltigkeit vorgeworfen. Daran anknüpfend lenkt das Konzept des Transformativen Lernens den Blick auf individuelle Bedeutungsperspektiven mit Bezug zu gesellschaftlichen Alltagsideologien. Mit dem Ziel eines kollektiven Bewusstwerdungsprozesses wird eine anwendungsorientierte partizipative Bildungsarbeit gefordert. Anhand des BNE-Praxisprojektes Kolleg21 in Gelsenkirchen untersucht diese empirische Forschungsarbeit, welche Lernprozesse und Kompetenzentwicklungen non-formale Bildungsprojekte ermöglichen. KW - Sozial-ökologische Transformation KW - Transformatives Lernen KW - Transformative Bildung KW - BNE KW - Gestaltungskompetenz Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31861 U6 - https://doi.org/10.26205/opus-3186 DO - https://doi.org/10.26205/opus-3186 ER - TY - THES U1 - Master Thesis A1 - Shi, Yanchen T1 - Power Simulation of a MIPS microAptiv UP Core implemented as a virtual ASIC prototype in a 65nm CMOS technology N2 - This thesis presents a power simulation of a MIPS MicroAptiv UP Core implemented as a virtual ASIC prototype using Taiwan Semiconductor Manufacturing Company(TSMC) 65 nm CMOS technology. Based on the MIPS instruction set program data is generated and introduced in the simulation by means of initialization files. Before the simulation, technology specific SRAM modules are integrated into theMIPS core. Two different programs are used for power characterization. The first program performs frequent memory accesses by means of load/store word instructions, while the second program is a loop which operates on registers only and mainly increments addresses. The simulation is based on a virtual prototype which is generated by synthesis and place & route including post-layout parasitic extractions. The stimuli for the power extraction is generated via gate-level simulation and forwarded to the power calculation engine. The effect of X-propagation on gate-level simulations is avoided by modifying the address-related statements in the execution data path module, which use another form of 2 to 1 multiplexer, setting the output to zero for all input signals even with an initial value of ’x’ without changing the functionality. Finally, the consumed power is provided by reports generated by the power simulation engine. The memory-centric program consumes 35.39mW of internal power using instructions, which is 0.73mW less than the internal power of the register-centric program, and the overall average power is also lower by almost 0.7mW. Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-32171 U6 - https://doi.org/10.26205/opus-3217 DO - https://doi.org/10.26205/opus-3217 SP - 93 S1 - 93 ER - TY - THES U1 - Master Thesis A1 - Bankowsky, Maurice T1 - Validierung des SLDO-Spannungsreglers für die Pixeldetektoren des ATLAS- und des CMS- Experiments am HL-LHC und Erweiterung des Shuldo-Testsystems um programmierbare Potentiometer N2 - Die Master-Thesis umfasst die Einführung in die CERN-Projekte und in den Shunt-LDO-Regler. Der Regler wird von der Revision 0.1 hin zur Revision 0.3 weiterentwickelt. Hierbei wird eine Leiterplattenentwicklung mittels Altium Designer, eine grafische Benutzer-oberfläche mittels Qt programmiert, sowie Montage- und Lötarbeiten durchgeführt. Der Kernpunkt der Thesis entspricht der Validierung des SLDO Spannungsreglers für die Pixeldetektoren des ATLAS- und des CMS- Experiments am HL-LHC. Ein weiterer Kernpunkt ist die Implementierung digitaler Potentiometer über denen ein automatisierter Messvorgang mittels der „Shuldo-Test-Messsteuerungs-Software“ durchgeführt werden kann. Hierdurch wird dem Benutzer eine anwendungsfreundliche Umgebung zur Verfügung gestellt, um die Steigung und den Offset der Eingangsspannung über das Testtool in einem bestimmten Bereich automatisiert zu variieren. N2 - The master thesis includes the introduction to the CERN projects and to the Shunt LDO controller. The regulator will be developed from revision 0.1 to revision 0.3. This will involve PCB development using Altium Designer, graphical user interface programming using Qt, as well as assembly and soldering work. The main point of the thesis is the validation of the SLDO voltage regulator for the pixel detectors of the ATLAS and CMS experiments at the HL-LHC. Another key point is the implementation of digital potentiometers over which an automated measurement process can be performed by means of the "Shuldo Test Measurement Control Software". This provides the user with an application-friendly environment to automatically adjust the slope and offset of the input voltage within a certain range via the test tool. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30811 U6 - https://doi.org/10.26205/opus-3081 DO - https://doi.org/10.26205/opus-3081 SP - 170 S1 - 170 ER - TY - THES U1 - Master Thesis A1 - Beer, Aaron T1 - Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen N2 - Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller für die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erläutert und die für die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erläutert und die erzielten Optimierungen anhand der Testschaltungen dargestellt. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31146 U6 - https://doi.org/10.26205/opus-3114 DO - https://doi.org/10.26205/opus-3114 SP - 187 S1 - 187 ER - TY - THES U1 - Master Thesis A1 - Heimann, André T1 - Entwicklung einer mobilen SCADA-Einheit für energietechnische Schaltanlagen auf Basis der Norm IEC 60870-5-104 unter Java N2 - Die Masterthesis Entwicklung einer mobilen SCADA-Einheit für energietechnische Schaltanlagen auf Basis der Norm IEC 60870-5-104 unter Java umfasst die Programmierung einer mobilen SCADA-Einheit für energietechnische Schaltanlagen. Dabei wird im Rahmen dieser Arbeit ein der Norm IEC 60870-5-104 entsprechender Client entwickelt. Dieser Client regelt mittels einer Schnittstelle die Kommunikation zwischen einer Benutzeroberfläche und einem Fernwirkgerät. Die Benutzeroberfläche ist für einfache Schaltanlagen parametrierbar. Prüfprozeduren sorgen für einen reibungslosen Kommunikationsfluss. In Melderichtung werden die empfangenen Informationen genutzt, um ein Prozesszustandsbild der Schaltanlage zu erstellen. In Befehlsrichtung können Sollwerte und Doppelbefehle abgesetzt werden. Zum Ausbau der Datensicherung können die Parameter in einer Datenbanksicherung angelegt werden. Mit der mobilen SCADA-Einheit kann mit einem Fernwirkgerät eines beliebigen Herstellers über die Norm IEC 60870-5-104 kommuniziert werden und diese als Displaysteuerung eingesetzt werden. KW - Energieautomation Y2 - 2017 U6 - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-21069 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-21069 SP - 104 S1 - 104 ER - TY - THES U1 - Master Thesis A1 - Große-Schönepauck, Paul T1 - Der Dokumentarfilm über Musik und darstellende Künste im Spagat zwischen unverfälschtem Originalton und Sound Design N2 - Die hier vorliegende Arbeit beschäftigt sich mit den besonderen Anforderungen an die Tongestaltung in Dokumentarfilmen über Musik und die darstellenden Künste. Der Dokumentarfilm ist ein Sonderfall unter den Filmgenres: immer begleitet von Fragen nach Authentizität und Wirklichkeitswiedergabe, eingeschränkt in der Drehplanung und geprägt von spontanem Reagieren. Dies betrifft natürlich auch den Ton und seine Aufnahme; und auch die spätere Tongestaltung muss die Fragen nach einem Realitätsanspruch in besonderem Maße beachten. 
In Filmen über Musik und darstellende Künste verschärfen sich diese Fragen nochmals, denn die genannten Themen vereint, dass sie eine eigene, bereits gestaltete Ton-Ebene enthalten (z.B. Musik im Tanzfilm oder Sound Design im Theater). Wie ist es möglich, kreativ mit einem Ton umzugehen, dem bereits ein Konzept zugrunde liegt, wie mit einer Musik, die bereits fertig geschrieben, aufgenommen und gemischt ist? Zunächst werde ich auf die Dokumentarfilmgeschichte sowie auf die Entwicklungen in der Dokumentarfilmtheorie eingehen, um die Sonderrolle zu verdeutlichen und die Analyse vorzubereiten. In der darauffolgenden Analyse von fünf Dokumentarfilmen sowie meines eigenen Master-Projekts werde ich untersuchen, welche Strategien im Umgang mit gestaltetem Originalton gewählt wurden und welche Wirkungen die unterschiedlichen Vorgehensweisen erzielen. N2 - This thesis tackles the specific sound design requirements in documentaries about music and the performing arts. Documentary film is a distinct genre: questions of authenticity and the reproduction of reality are at its center; its shooting can only be planned to a limited extent and is characterized by spontaneity. This, of course, also affects the sound and its recording. Consequently, the sound design also has to pay particular attention to the questions of creating something that appears to be real. In documentaries about music and the performing arts, these questions become even more pressing, because they contain their own, already designed sound (for example, music in dance films or sound design in theater). How to deal creatively with sound that is already based on a concept; with music that is already written, recorded and mixed? To frame the issue, I will discuss documentary film history as well as developments in documentary film theory to shed light on the particularities of the genre. Then, I will analyze the strategies for dealing with designed location sound and the effects that different approaches achieve in five documentary films as well as my own master project. Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33240 U6 - https://doi.org/10.26205/opus-3324 DO - https://doi.org/10.26205/opus-3324 SP - 84, IV S1 - 84, IV ER - TY - THES U1 - Master Thesis A1 - Kremer, Robert T1 - Experimentelle und simulative Untersuchung der Kristallstruktur und Eigenspannungen an Selektiv Lasergeschmolzenen Bauteilen aus CuSn10 N2 - Die vorliegende Masterthesis behandelt die Prozess- und Kristallstruktursimulation Selektiv Lasergeschmolzener CuSn10 Bauteile mit Ansys. Zunächst wurde das Ausgangspulver untersucht und auf der vorhandenen Fertigungsanlage parametrisiert. Mit dem erstellten Parametersatz wurden Werkstoffproben gefertigt und untersucht, um zusammen mit Literaturwerten ein Werkstoffmodell für die Simulationen aufbauen zu können. Anschließend wurde ein thermisch-mechanisches Modell zur Prozesssimulation in Ansys aufgebaut und anhand gefertigter Bauteile kalibriert. Es gelang, damit die Eigenspannungen in einem Bauteil vorherzusagen, welches zuvor gefertigt und mittels Bohrlochmethode untersucht wurde. Eine weitere Validierung scheiterte aufgrund der gewählten Geometrie des Validierungsbauteiles . Die Kristallstruktur konnte mit einem in Ansys hinterlegten Werkstoffmodel für einen 1.4404 simuliert und mit vorhandenen Werten überprüft werden. Mit dem erstellten Werkstoffmodell wurde die Kristallstruktur für CuSn10 vorhergesagt, jedoch im Rahmen dieser Arbeit nicht validiert. Abschließend wird eine Empfehlung für das weitere Vorgehen gegeben. N2 - The present master’s thesis is concerned with the process simulation and crystal structure simulation of selectively laser melted CuSn10 components with Ansys. First, the powder was examined and parametrised on the present SLM machine. To develop a material model for the simulations in combination with values taken from literature, material samples were manufactured and examined with the created parameter set. Subsequently, a thermalmechanical model for the process simulation in Ansys was developed and calibrated by means of manufactured components. The simulation was successfully used to predict residual stress within a component which had previously been manufactured and examined via hole drilling method. Further validation failed due to the selected geometry of the validation component. The crystal structure could be both simulated by means of a default material model in Ansys and verified by existing values. The crystal structure was predicted for CuSn10 with the created material model but was not validated within this thesis. Finally, a recommendation on how to proceed is presented. KW - Selektives Laserschmelzen KW - Simulation KW - Eigenspannungen KW - Selective Laser Melting KW - Kristallstruktur Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31624 U6 - https://doi.org/10.26205/opus-3162 DO - https://doi.org/10.26205/opus-3162 ER - TY - THES U1 - Master Thesis A1 - Özkan, Nurullah T1 - Entwicklung eines Messkonzeptes zur Detektion ionisierender Photonenstrahlung durch ein elektronisches Personendosimeter N2 - Ionisierende Strahlung kann bei höheren Dosisleistungen lebensgefährlich sein. Um die Menschen vor solch einer Strahlung warnen zu können, wird im Rahmen dieser Arbeit die Entwicklung eines Messkonzeptes in CMOS Technologie zur Detektion ionisierender Photonenstrahlung durch ein elektronisches Personendosimeter beschrieben. Die entwickelte Schaltung soll später in einem Personendosimeter im klinischen Umfeld zum Einsatz kommen. Zusätzlich werden die Charakteristiken einer PIN-Diode untersucht. Die Schaltung wird auf Transistorebene aufgebaut, sodass sie später als integrierte Schaltung in einem Chip hergestellt werden kann. N2 - Development of a measurement concept for the detection ionizing photon radiation by means of an electronic personal dosimeter Ionizing radiation can be life-threatening at higher dose rates. In order to be able to warn people of such radiation, this thesis describes the development of a measurement concept in CMOS technology for the detection of ionizing photon radiation by an electronic personal dosimeter. The developed circuit will later be used in a personal dosimeter in a clinical environment. In addition, the characteristics of a PIN diode are investigated. The circuit will be built at the transistor level so that it can later be produced as an integrated circuit in a chip. KW - CMOS Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31698 U6 - https://doi.org/10.26205/opus-3169 DO - https://doi.org/10.26205/opus-3169 SP - 147 S1 - 147 ER - TY - THES U1 - Master Thesis A1 - Salkovic, Edis T1 - Entwicklung eines Mixed-Signal-Frontends für die Validierung von integrierten Halbleitern im Automobil-Temperaturbereich N2 - Im Rahmen dieser Masterthesis soll die bereits im Rahmen meiner Masterstudienarbeit entwickelte Frontend-Platine bestückt und im Zusammenspiel mit einem Zedboard in Betrieb genommen werden. Das Zedboard ist mit einem Baustein von Xilinx bestückt, der sowohl einen FPGA als auch einen ARM-Mikrocontroller beinhaltet. Der FPGA-Mikrocontroller wurde bereits so konfiguriert, dass SPI Schnittstellen implementiert sind, die für die Ansteuerung der ADCs und DACs verwendet werden können. Die Aufgabe dieser Masterthesis besteht darin die Software für den ARM-Mikrocontroller unter Petalinux zu schreiben, mit der die SPI Schnittstellen gelesen und beschrieben werden können. Der Softwareteil, welcher wesentlicher Bestandteil der Thesis ist, konnte zufriedenstellend gelöst werden, sodass alle gewünschten Funktionen enthalten sind. Die Frontendplatine aus der Masterstudienarbeit wurde überarbeitet und eine zweite Version angefertigt, welche bis auf einige kleine Fehler gut funktioniert. KW - frontend KW - spi KW - xilinx KW - vitis KW - vivado Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33597 U6 - https://doi.org/10.26205/opus-3359 DO - https://doi.org/10.26205/opus-3359 SP - 109 S1 - 109 ER - TY - THES U1 - Master Thesis A1 - Christiani, Stanislav T1 - Entwurf eines integrierten 3-Level Abwärtswandlers in einer 180nm CMOS Technologie N2 - In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen. N2 - In this thesis, an analysis of a 3-level buck converter under ideal and real conditions is presented. Under ideal conditions, the duty cycle, the inductance and capacitance of the LC element, the current ripple, the output voltage ripple, the voltage and voltage ripple on the flying capacitor, and the loop-gain function of the 3-level buck converter are discussed and derived. Under real operations, the implementation of the flying capacitor and the timing mismatch between the two switching signals are discussed. The loop-gain function of the PID compensator is described and derived in detail. The aim of this work is to develop a 3-level buck converter in a 180nm CMOS technology with "Cadence Virtuoso" software and to analyze it by simulations. With an input voltage of 3 V, the converter provides an output voltage of 1 V DC for a maximum load current of 400 mA. The ripple of the output voltage must not exceed 10 mV. The switching frequency is 4 MHz. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33610 U6 - https://doi.org/10.26205/opus-3361 DO - https://doi.org/10.26205/opus-3361 SP - 80 S1 - 80 ER - TY - THES U1 - Master Thesis A1 - Christiani, Stanislav T1 - Entwurf eines integrierten 3-Level Abwärtswandlers in einer 180nm CMOS Technologie N2 - Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen. N2 - In this thesis, an analysis of a 3-level buck converter under ideal and real conditions is presented. Under ideal conditions, the duty cycle, the inductance and capacitance of the LC element, the current ripple, the output voltage ripple, the voltage and voltage ripple on the flying capacitor, and the loop-gain function of the 3-level buck converter are discussed and derived. Under real operations, the implementation of the flying capacitor and the timing mismatch between the two switching signals are discussed. The loop-gain function of the PID compensator is described and derived in detail. The aim of this work is to develop a 3-level buck converter in a 180nm CMOS technology with "Cadence Virtuoso" software and to analyze it by simulations. With an input voltage of 3 V, the converter provides an output voltage of 1 V DC for a maximum load current of 400 mA. The ripple of the output voltage must not exceed 10 mV. The switching frequency is 4 MHz. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33576 UR - https://opus.bsz-bw.de/fhdo/frontdoor/index/index/searchtype/latest/docId/3361/start/0/rows/10 U6 - https://doi.org/10.26205/opus-3357 DO - https://doi.org/10.26205/opus-3357 N1 - Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 SP - 80 S1 - 80 ER - TY - THES U1 - Master Thesis A1 - Jung, Richard T1 - Radiation Qualification of the Cologne Chip GateMate A1 FPGA N2 - In this thesis, the radiation sensitivity of the novel Cologne Chip GateMate A1 field-programmable gate array (FPGA) is evaluated. An initial introduction of radiation mechanisms and their effects on electronics is given, followed by a brief overview of radiation test standards. The common elements present in FPGAs are discussed, which is followed by details of the GateMate FPGA device and a description of the software design flow. Afterwards, the development of a purpose-built printed circuit board (PCB) for radiation tests with the GateMate FPGA is detailed. Four components of the GateMate have been tested during three radiation campaigns, as well as a benchmark circuit to compare the radiation performance of the GateMate with other FPGAs tested at the European Organization for Nuclear Research (CERN). The test architecture consists of the device under test (DUT) FPGA and a TESTER FPGA whose task is to provide inputs to the DUT and record its response. The DUT and TESTER designs developed for all tests are discussed in detail. Finally, the results obtained during the irradiation campaigns are presented, showing that the GateMate FPGA performs similarly to other FPGAs using the same process technology. Only the benchmark test was not finalized, as implementation problems prevented its completion in the given time frame. The thesis concludes with a comprehensive summary and outlook. N2 - In dieser Arbeit wird die Strahlungsempfindlichkeit des neuartigen Cologne Chip GateMate A1 FPGA untersucht. Zunächst wurde eine Einführung in Strahlungseffekte und ihre Auswirkungen auf elektronische Komponenten gegeben, gefolgt von einem kurzen Überblick auf aktuelle Strahlungsteststandards. Die üblichen Elemente in FPGAs werden diskutiert, gefolgt von Details über GateMate spezifische Elementen sowie eines Überblicks über den Software-Design-Flow für GateMate FPGA Anwendungen. Im Anschluss wird die Entwicklung eines PCBs für Bestrahlungstests des GateMates detailliert. Vier Komponenten des GateMate wurden während drei Strahlungskampagnen getestet, sowie eine Benchmark-Schaltung, um die Strahlungsempfindlichkeit des GateMate mit anderen am CERN getesteten FPGAs zu vergleichen. Die Testarchitektur besteht aus dem DUT FPGA und einem TESTER FPGA, dessen Aufgabe es ist, Eingaben an das DUT zu liefern und dessen Reaktion aufzuzeichnen. Die für alle Tests entwickelten DUT- und TESTER-Designs werden im Detail diskutiert. Schließlich werden die während der Bestrahlungskampagnen erzielten Ergebnisse vorgestellt, die zeigen, dass der GateMate FPGA ähnliche wie andere FPGAs mit vergleichbarer Prozesstechnologie liefert. Lediglich der Benchmark-Test wurde nicht finalisiert, da Probleme bei der Implementierung die Fertigstellung im vorgegebenen Zeitrahmen verhinderten. Die Arbeit schließt mit einer umfassenden Zusammenfassung und einem Ausblick ab. KW - FPGA KW - Radiation qualification KW - CERN KW - LHC KW - GateMate Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33643 U6 - https://doi.org/10.26205/opus-3364 DO - https://doi.org/10.26205/opus-3364 SP - 118 S1 - 118 ER - TY - THES U1 - Master Thesis A1 - Drissi El Bouzaidi, Achraf T1 - Entwurf von seriellen Schnittstellen zur Konfiguration und Test integrierter Schaltkreise N2 - Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG (Joint Test Action Group) Protokolls in Verilog. Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie die Grundschaltung implementiert wurde und wie die implementierten Module genutzt werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der Simulation von Testfällen und einer Zusammenfassung der Ergebnisse. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33685 U6 - https://doi.org/10.26205/opus-3368 DO - https://doi.org/10.26205/opus-3368 SP - 148 S1 - 148 ER - TY - THES U1 - Master Thesis A1 - Zahn, Christian A1 - Honermann, Alexander T1 - Behavioral Insurance: Nudging als Instrument zur Förderung des Vertriebs nachhaltiger Versicherungsprodukte in Deutschland N2 - Der Klimawandel stellt eine der größten globalen Herausforderungen dar. Um den dras-tischen Auswirkungen entgegenzuwirken, sind Versicherungsunternehmen als bedeu-tendste institutionelle Investoren in Deutschland gefordert, durch die Umlenkung von Ka-pital in nachhaltige Investitionen einen Beitrag zur nachhaltigen Entwicklung zu leisten. Insbesondere private nachhaltige Altersvorsorgeprodukte besitzen dabei eine große He-belwirkung im Transformationsprozess. Aufgrund diverser Kaufbarrieren werden derar-tige Produkte jedoch aktuell noch nicht ausreichend konsumiert. Während sich das In-strument des Nudgings zur Förderung nachhaltigen Konsums in anderen Anwendungs-feldern bereits als erfolgreich bewiesen hat, existieren für den Vertrieb nachhaltiger Ver-sicherungsprodukte bislang keine Forschungen. Diese Masterarbeit beschäftigt sich daher mit der Frage, ob sich die Kaufbereitschaft der Verbraucher für private nachhaltige Al-tersvorsorgeprodukte mithilfe des Nudgings erhöhen lässt. Die Ergebnisse des durchge-führten Laborexperiments zeigen, dass sowohl der Einsatz des Nudges Gütesiegel als auch des Nudges Soziale Norm zu einer Erhöhung der Kaufintention führt. Zur Förderung des Vertriebs nachhaltiger Altersvorsorgeprodukte wird daher auf Grundlage der Ergeb-nisse die Implementierung von Nudging in vorvertragliche Entscheidungssituationen empfohlen. KW - Nudging KW - Vertrieb KW - Versicherung KW - Behavioral Insurance KW - Nachhaltigkeit Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-36489 U6 - https://doi.org/10.26205/opus-3648 DO - https://doi.org/10.26205/opus-3648 SP - 165 S1 - 165 ER - TY - THES U1 - Master Thesis A1 - Sarangi, Jitikantha T1 - Digital Calibration, Closed Loop Regulation and Implementation of Digital Debugging Features for the Delay Asymmetry Compensation Logic of a 3D Polarization Camera Based on Time-of-Flight Principle N2 - The work presented in this thesis deals with the distance measurement aspect of a 3D Polarization ToF camera for automotive applications that uses a Time-to-Digital Converter (TDC) to measure the time interval between the emission of light from a source and its reception. Based on the measurement of the time interval, distance can be calculated by applying the equation of motion. In application, achieving an exact distance measurement is quite strenuous because the operating conditions of the design are susceptible to change due to environmental factors. Therefore, to achieve accuracy in distance measurement, the time interval between the emission and reception of light must be measured precisely. For this purpose, a delay asymmetry compensation logic is developed. This thesis elaborates the addition of debugging features, redesign of some components, digital calibration approach and the entire testbench environment of the delay asymmetry compensation logic. It also sheds light on the implementation of the designed logic for its successful realisation in real hardware. Lastly, it concludes by narrating future prospects and further scopes of development. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37323 U6 - https://doi.org/10.26205/opus-3732 DO - https://doi.org/10.26205/opus-3732 SP - 107 S1 - 107 PB - Fachhochschule Dortmund CY - Dortmund ER - TY - THES U1 - Master Thesis A1 - García Rodríguez, Saul T1 - Design and FPGA implementation of a highly resource-efficient AES-256 encryption and decryption engine N2 - Growing demand for security in a wide range of fields gives raise to research for more efficient and modern methods. Additionally, the increase of systems that are deployed on hardware requires security to be embedded in small area to protect intellectual property, hardware, and integrity and confidentially of sensible data. Therefore, in this work a design and FPGA implementation of a highly resource-efficient AES-256 encryption and decryption engine is presented, as well as its comparison with state-of-the-art designs. The design shows a reduction in the resources used due to its architecture to reuse hardware throughout all the processing. The design is implemented on a Xilinx Artix-7 FPGA. KW - AES KW - encryption KW - security KW - FPGA KW - decryption Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37471 U6 - https://doi.org/10.26205/opus-3747 DO - https://doi.org/10.26205/opus-3747 SP - 263 S1 - 263 ER - TY - THES U1 - Master Thesis A1 - Alaee, Ladan T1 - Design and Implementation of a Mixed-Signal Processing Chain for the Optical Determination of Rotation Angles N2 - The aim of this master thesis is the design and implementation of mixed-signal processing chain for the optical determination of rotation angles by means of four sensors implemented as photodiodes with integrated polarization filters and a high-precision CORDIC hardware design implemented on an FPGA in Verilog. Furthermore, a light source and a polarizer are integrated in the measurement setup which is configured using an QT application. Y2 - 2024 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37932 U6 - https://doi.org/10.26205/opus-3793 DO - https://doi.org/10.26205/opus-3793 SP - 264 S1 - 264 ER - TY - THES U1 - Master Thesis A1 - Müller-Baumgart, Ulf T1 - Creation of general representation of a local power grid as a basis for an embedding of electrical devices Y2 - 2024 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37955 U6 - https://doi.org/10.26205/opus-3795 DO - https://doi.org/10.26205/opus-3795 SP - 96 S1 - 96 ER - TY - THES U1 - Master Thesis A1 - Koers, Lars T1 - Setup of test environments based on a Xilinx Zynq SoC for measuring the leakage current and for radiation qualifcation of SRAM based FPGAs N2 - This thesis discusses the development of test environments using Xilinx Zynq System on Chip (SoC) for measuring leakage currents and radiation qualification of Static Random Access Memory (SRAM) based Field Programmable Gate Arrays (FPGAs) at European Organisation for Nuclear Research (CERN). The effects of radiation on electronic components are explained, followed by an introduction to the FPGAs used. The GateMate FPGAs leakage current is measured in its application area with respect to temperature and core voltages. A comparable testing environment is used from the tester to the tested device, as it will later be used at CERN. The GateMate is being prepared in this setup for the finalization of radiation qualification at CERN, to be transferred later. For this purpose, the basic tests are explained and the outstanding tests are then carried out. The Lattice iCE40 UltraLite FPGA is used in an initial application test to determine its suitability for further radiation qualification tests at CERN. The analysis and presentation of the test results are followed by a summary and outlook. N2 - Diese Arbeit behandelt die Entwicklung von Testumgebungen mit einem Xlinix Zynq SoC zur Messung von Leckströmen sowie der Strahlenqualifizierung von SRAM basierten FPGAs am CERN. Zunächst werden die Effekte von Strahlung sowie deren Wirkung auf elektronische Komponenten erläutert. Anschließend wird eine Einführung in die verwendeten FPGAs gegeben. In der Durchführung wird der Leckstrom des GateMate FPGAs in seinem Einsatzbereich hinsichtlich Temperatur und Core-Spannungen gemessen. Es wird eine Testumgebung mit ähnlichen Verbindungen zwischen Tester und Testgerät verwendet, wie sie später bei Bestrahlungsstudien am CERN Anwendung findet. Der GateMate wird in diesem Setup für die Finalisierung der Strahlenqualifikation vorbereitet, um die spätere Inbetriebnahme am CERN zu beschleunigen. Dazu werden die Tests grundlegend erläutert und die noch ausstehenden im Anschluss durchgeführt. Der Lattice iCE40 UltraLite FPGA wird in einem ersten Applikationstest eingesetzt, um seine Eignung für weitere Tests zur Strahlenqualifikation am CERN zu bestimmen. Die Ergebnisse aller durchgeführten Tests werden ausgewertet und dargestellt. Abschließend wird eine Zusammenfassung mit Ausblick präsentiert. Y2 - 2024 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-38039 U6 - https://doi.org/10.26205/opus-3803 DO - https://doi.org/10.26205/opus-3803 SP - 136 S1 - 136 ER -