TY - THES U1 - Bachelor Thesis A1 - Brüßermann, Linda T1 - Die Angebotsstruktur im niedrigschwelligen Drogen- und Suchthilfesystem am Beispiel des Kreises Unna N2 - Seit Mitte der 1980 Jahre folgte eine Umorientierung der Drogenhilfe, weg von der ausschließlichen Abstinenzorientierung des Bereichs hin zur Akzeptanz. Dennoch steigt die Anzahl drogenbedingter Todesfälle in den letzten Jahren an. In dieser Arbeit wird das niedrigschwellige Drogen- und Suchthilfesystem im Hinblick auf das Verhältnis zwischen Bedarf und Angebot sowie dessen Auswirkung auf die Zugänglichkeit für die Klient:innen untersucht. Das angesprochene Hilfesystem wird hierbei durch die niedrigschwellige sowie akzeptanzorientierte Arbeitsweise definiert. Der Fokus liegt auf dem aktuellen Stand des Arbeitsfeldes. Zunächst wird dieser auf Nationalebene dargestellt sowie folgend auf Kommunalebene im Kreis Unna empirisch erforscht. Auf beiden Ebenen lassen sich Defizite in der Versorgungsstruktur in nahezu allen Bereichen erkennen, welche den Zugang der Hilfen negativ beeinflussen. Auf kommunaler Ebene sticht der Bereich der besonderen Wohnform hervor und bietet einen Einblick in einen Bereich, welche innerhalb der niedrigschwelligen Hilfen unterrepräsentiert scheint. In dem zweiten Kapitel der Arbeit liegt der Themenschwerpunkt bei dem Umgang mit inhaftierten suchtkranken Menschen in Deutschland sowie der sich daraus ergebenden Gesundheitsfürsorge in Haftanstalten. Der Fokus liegt hierbei erneut auf der Angebotsstruktur niedrigschwelliger Hilfen. Auch hierbei sind starke Defizite in der Versorgung mit Harm Reduction Maßnahmen sowie der Substitutionsbehandlung zu erkennen. KW - Niedrigschwellig KW - Akzeptierend KW - Suchthilfe KW - Kreis Unna Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33621 U6 - https://doi.org/10.26205/opus-3362 DO - https://doi.org/10.26205/opus-3362 N1 - Bachelorarbeit wurde vor der Publizierung in Absprache mit den prüfenden Personen überarbeitet. SP - 126 S1 - 126 ER - TY - THES U1 - Bachelor Thesis A1 - Biermann, Raphael T1 - Entwicklung eines Software-Systems zur Automatisierung der Assertion-Generation für die Verifikation eines Memory-Built-In-Self-Tests mithilfe einer Beschreibungssprache für Memory-Testalgorithmen N2 - Memory-Testalgorithmen können in einer abstrakten Beschreibungssprache beschrieben werden, dessen Grammatik jedoch nicht ausreicht, um Scrambling im Memory zu be- rücksichtigen. Nach einer Grammatikerweiterung können Properties in der Hardware- Verifikationssprache SystemVerilog-Assertions aus dieser Beschreibung formuliert werden, die für eine Verifikation des Verhaltens des Memory-Interfaces eines Memory-Built-In- Self-Tests geeignet sind. Die Properties werden verwendet, um ein gegebenes Design zu verifizieren. In der Simulation werden Abweichungen von der ursprünglichen Spezifikation der Testalgorithmen erkannt. Es werden Konzepte für die Automatisierung der Generierung von Properties erarbeitet, die anschließend in einem Software-System implementiert werden. Das Software-System unterstützt die Generierung von Assertions für March, SCAN und MATS Algorithmen mit beliebiger Länge, sowie einige Checkerboard und Initialisierungsalgorithmen, bei de- nen Scrambling berücksichtigt werden muss. Abschließend werden nötige Änderungen der Softwarearchitektur und Grammatik diskutiert, welche die Unterstützung weiterer Test- algorithmen ermöglichen. N2 - Memory test algorithms can be described in an abstract description language, but its grammar is not sufficient to take scrambling in memory into account. After a grammar extension, properties in the hardware verification language SystemVerilog-Assertions can be formulated from this description, which are suitable for verifying the behaviour of the memory interface of a memory built-in self-test. The properties are used to verify a given design. In the simulation, deviations from the original specification of the test-algorithms are detected. Concepts are developed for automating the generation of properties, which are then imple- mented in a software system. The software system supports the generation of assertions for March, SCAN and MATS algorithms of arbitrary length, as well as some checkerboard and initialisation algorithms where scrambling has to be considered. Finally, necessary changes to the software architecture and grammar are discussed to enable the support of other test algorithms. KW - MBIST KW - Verifikation KW - SystemVerilog KW - Assertions KW - SVA Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33948 U6 - https://doi.org/10.26205/opus-3394 DO - https://doi.org/10.26205/opus-3394 SP - 76 S1 - 76 ER - TY - THES U1 - Bachelor Thesis A1 - Schreiter, Lucas T1 - Konzepte zur Steigerung der Resilienz gegenüber strahleninduzierten Logikfehlern des MOPS-HUB FPGA Entwurfs im Kontrollsystem des ATLAS Pixeldetektors N2 - Diese Arbeit beschäftigt sich mit zwei Konzepten zur Steigerung der Resilienz gegenüber strahleninduzierten Logikfehlern des MOPS-HUB FPGA Entwurfs im Kontrollsystem des ATLAS Pixeldetektors am CERN. Um die Genauigkeit und Zuverlässigkeit der Detektordaten zu gewährleisten, müssen die elektronischen Systeme robust und fehlertolerant gegenüber einer strahlenbelasteten Umgebung sein. Zum einen wird die Möglichkeit der partiellen Rekonfiguration von Xilinx FPGAs als Methode zur Fehlerbereinigung des FPGA Konfigurationsspeichers näher vorgestellt. Es wurde ein Testentwurf und ein Programm zur teilweisen Rekonfiguration des FPGA aus der Anwenderlogik heraus mittels ICAP entwickelt. Als zweites Konzept wurde sich mit der Anwendung von TMR auf den MOPS-HUB Entwurf beschäftigt. Es wurden Tools entworfen, welche den manuellen Aufwand der Implementierung von TMR reduzieren und bei der Validierung unterstützen. N2 - This work deals with two concepts for increasing the resilience to radiation-induced logic errors of the MOPS-HUB FPGA design in the control system of the ATLAS pixel detector at CERN. To ensure the accuracy and reliability of the detector data, the electronic systems must be robust and fault-tolerant to a irradiated environment. Firstly, the possibility of partial reconfiguration of Xilinx FPGAs is presented in more detail as a method to correct errors in the FPGA configuration memory. A test design and a program for partial reconfiguration of the FPGA from the user logic using ICAP was developed. As a second concept, the implementation of TMR on the MOPS-HUB design. Tools were designed that reduce the manual effort of implementing TMR and support validation. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33932 U6 - https://doi.org/10.26205/opus-3393 DO - https://doi.org/10.26205/opus-3393 SP - 80 S1 - 80 ER - TY - THES U1 - Bachelor Thesis A1 - Yaman, Nurullah T1 - Entwurf eines Testsystems zur Charakterisierung der Komponenten des Monitoring of Pixel System Chips im ATLAS Pixeldetektor am LHC N2 - Diese Bachelorarbeit beschreibt den Entwurf eines Testsystems zur Charakterisierung der Komponenten des MOPS-Chips, der im ATLAS Pixeldetektor am LHC eingesetzt werden soll. Der erste Schritt dazu war der Entwurf einer Leiterplatte mit Hilfe von Altium Designer. Mit Hilfe dieser Leiterplatte konnten dann die Komponenten des MOPS-Chips durch Messreihen auf ihre Funktionalität getestet und charakterisiert werden. N2 - This bachelor thesis describes the design of a test system to characterise the components of the MOPS chip to be used in the ATLAS pixel detector at the LHC. The first step was to design a PCB using Altium Designer. With the help of this circuit board, the components of the MOPS chip could then be tested and characterised for their functionality through series of measurements. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33700 U6 - https://doi.org/10.26205/opus-3370 DO - https://doi.org/10.26205/opus-3370 SP - 89 S1 - 89 ER - TY - THES U1 - Bachelor Thesis A1 - Ben Slimane, Nader T1 - Stabilisierung eines Low-Drop Out Spannungsreglers mit Hilfe eines Source-Folger basiertens Spannungsbuffers N2 - In dieser Arbeit wird ein Low-Dropout Spannungsregler für einen synchronen Abwärtswandler/Tiefsetzsteller (eng. Step-Down/Buck-Converter) entwickelt. Im Rahmen des Projektes soll ein integrierter Spannungsregler, der eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 3,1 V umwandelt, in einer 180nm CMOS Technologie entworfen werden. Für die Entwicklung und Simulation der Schaltung des Reglers wird das Programm „Virtuoso“ des Softwareherstellers „Cadence Design Systems“ verwendet. N2 - In this thesis, a Low-Dropout voltage regulator for a synchronous step-down/ buck converter is developed. During the main project, the integrated low dropout regulator, which converts an input voltage of 3.3 V into an output voltage of 3.1 V, is designed in a 180 nm CMOS technology and produced by United Microelectronics Corporation (UMC). Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33698 U6 - https://doi.org/10.26205/opus-3369 DO - https://doi.org/10.26205/opus-3369 SP - 61 S1 - 61 ER - TY - THES U1 - Master Thesis A1 - Drissi El Bouzaidi, Achraf T1 - Entwurf von seriellen Schnittstellen zur Konfiguration und Test integrierter Schaltkreise N2 - Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG (Joint Test Action Group) Protokolls in Verilog. Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie die Grundschaltung implementiert wurde und wie die implementierten Module genutzt werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der Simulation von Testfällen und einer Zusammenfassung der Ergebnisse. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33685 U6 - https://doi.org/10.26205/opus-3368 DO - https://doi.org/10.26205/opus-3368 SP - 148 S1 - 148 ER - TY - THES U1 - Master Thesis A1 - Christiani, Stanislav T1 - Entwurf eines integrierten 3-Level Abwärtswandlers in einer 180nm CMOS Technologie N2 - In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen. N2 - In this thesis, an analysis of a 3-level buck converter under ideal and real conditions is presented. Under ideal conditions, the duty cycle, the inductance and capacitance of the LC element, the current ripple, the output voltage ripple, the voltage and voltage ripple on the flying capacitor, and the loop-gain function of the 3-level buck converter are discussed and derived. Under real operations, the implementation of the flying capacitor and the timing mismatch between the two switching signals are discussed. The loop-gain function of the PID compensator is described and derived in detail. The aim of this work is to develop a 3-level buck converter in a 180nm CMOS technology with "Cadence Virtuoso" software and to analyze it by simulations. With an input voltage of 3 V, the converter provides an output voltage of 1 V DC for a maximum load current of 400 mA. The ripple of the output voltage must not exceed 10 mV. The switching frequency is 4 MHz. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33610 U6 - https://doi.org/10.26205/opus-3361 DO - https://doi.org/10.26205/opus-3361 SP - 80 S1 - 80 ER - TY - THES U1 - Bachelor Thesis A1 - Kobyaoglu, Ferhan T1 - Charakterisierung integrierter Dioden mit linearen Polarisationsfiltern und eines Transimpedanzverstärkers in einer 65nm CMOS Technologie zur Verwendung in der optischen Winkelmessung N2 - Diese Bachelorthesis beschreibt die Charakterisierung integrierter Dioden mit linearen Polarisationsfiltern und eines Tranzimpedanzverstärkers in einer 65nm CMOS Technologie zur Verwendung in der optischen Winkelmessung. Dazu wurde zunächst für den Testchip, auf dem sich die verschiedenen Dioden mit unterschiedlichen Polarisationsfiltern und der Transimpedanzverstärker befinden, eine passende Leiterplatte mittels Altium Designer entworfen. Mithilfe dieser Leiterplatte konnten Messungen durchgeführt werden, um festzustellen, ob diese Technologie für die Verwendung als optischer Winkelsensor geeignet ist. N2 - This bachelor thesis describes the characterization of integrated diodes with linear polarization filters and a transimpedance amplifier in a 65nm CMOS technology for use in optical angle measurement. A suitable PCB was first designed using Altium Designer for the test chip containing the various diodes with different polarization filters and the transimpedance amplifier. Using this PCB, measurements could be made to determine whether this technology is suitable for use as an optical angle sensor. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33545 U6 - https://doi.org/10.26205/opus-3354 DO - https://doi.org/10.26205/opus-3354 SP - 133 S1 - 133 ER - TY - THES U1 - Master Thesis A1 - Salkovic, Edis T1 - Entwicklung eines Mixed-Signal-Frontends für die Validierung von integrierten Halbleitern im Automobil-Temperaturbereich N2 - Im Rahmen dieser Masterthesis soll die bereits im Rahmen meiner Masterstudienarbeit entwickelte Frontend-Platine bestückt und im Zusammenspiel mit einem Zedboard in Betrieb genommen werden. Das Zedboard ist mit einem Baustein von Xilinx bestückt, der sowohl einen FPGA als auch einen ARM-Mikrocontroller beinhaltet. Der FPGA-Mikrocontroller wurde bereits so konfiguriert, dass SPI Schnittstellen implementiert sind, die für die Ansteuerung der ADCs und DACs verwendet werden können. Die Aufgabe dieser Masterthesis besteht darin die Software für den ARM-Mikrocontroller unter Petalinux zu schreiben, mit der die SPI Schnittstellen gelesen und beschrieben werden können. Der Softwareteil, welcher wesentlicher Bestandteil der Thesis ist, konnte zufriedenstellend gelöst werden, sodass alle gewünschten Funktionen enthalten sind. Die Frontendplatine aus der Masterstudienarbeit wurde überarbeitet und eine zweite Version angefertigt, welche bis auf einige kleine Fehler gut funktioniert. KW - frontend KW - spi KW - xilinx KW - vitis KW - vivado Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33597 U6 - https://doi.org/10.26205/opus-3359 DO - https://doi.org/10.26205/opus-3359 SP - 109 S1 - 109 ER - TY - THES U1 - Master Thesis A1 - Christiani, Stanislav T1 - Entwurf eines integrierten 3-Level Abwärtswandlers in einer 180nm CMOS Technologie N2 - Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen. N2 - In this thesis, an analysis of a 3-level buck converter under ideal and real conditions is presented. Under ideal conditions, the duty cycle, the inductance and capacitance of the LC element, the current ripple, the output voltage ripple, the voltage and voltage ripple on the flying capacitor, and the loop-gain function of the 3-level buck converter are discussed and derived. Under real operations, the implementation of the flying capacitor and the timing mismatch between the two switching signals are discussed. The loop-gain function of the PID compensator is described and derived in detail. The aim of this work is to develop a 3-level buck converter in a 180nm CMOS technology with "Cadence Virtuoso" software and to analyze it by simulations. With an input voltage of 3 V, the converter provides an output voltage of 1 V DC for a maximum load current of 400 mA. The ripple of the output voltage must not exceed 10 mV. The switching frequency is 4 MHz. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33576 UR - https://opus.bsz-bw.de/fhdo/frontdoor/index/index/searchtype/latest/docId/3361/start/0/rows/10 U6 - https://doi.org/10.26205/opus-3357 DO - https://doi.org/10.26205/opus-3357 N1 - Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 SP - 80 S1 - 80 ER -