TY - THES U1 - Bachelor Thesis A1 - Schreiter, Lucas T1 - Konzepte zur Steigerung der Resilienz gegenüber strahleninduzierten Logikfehlern des MOPS-HUB FPGA Entwurfs im Kontrollsystem des ATLAS Pixeldetektors N2 - Diese Arbeit beschäftigt sich mit zwei Konzepten zur Steigerung der Resilienz gegenüber strahleninduzierten Logikfehlern des MOPS-HUB FPGA Entwurfs im Kontrollsystem des ATLAS Pixeldetektors am CERN. Um die Genauigkeit und Zuverlässigkeit der Detektordaten zu gewährleisten, müssen die elektronischen Systeme robust und fehlertolerant gegenüber einer strahlenbelasteten Umgebung sein. Zum einen wird die Möglichkeit der partiellen Rekonfiguration von Xilinx FPGAs als Methode zur Fehlerbereinigung des FPGA Konfigurationsspeichers näher vorgestellt. Es wurde ein Testentwurf und ein Programm zur teilweisen Rekonfiguration des FPGA aus der Anwenderlogik heraus mittels ICAP entwickelt. Als zweites Konzept wurde sich mit der Anwendung von TMR auf den MOPS-HUB Entwurf beschäftigt. Es wurden Tools entworfen, welche den manuellen Aufwand der Implementierung von TMR reduzieren und bei der Validierung unterstützen. N2 - This work deals with two concepts for increasing the resilience to radiation-induced logic errors of the MOPS-HUB FPGA design in the control system of the ATLAS pixel detector at CERN. To ensure the accuracy and reliability of the detector data, the electronic systems must be robust and fault-tolerant to a irradiated environment. Firstly, the possibility of partial reconfiguration of Xilinx FPGAs is presented in more detail as a method to correct errors in the FPGA configuration memory. A test design and a program for partial reconfiguration of the FPGA from the user logic using ICAP was developed. As a second concept, the implementation of TMR on the MOPS-HUB design. Tools were designed that reduce the manual effort of implementing TMR and support validation. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33932 U6 - https://doi.org/10.26205/opus-3393 DO - https://doi.org/10.26205/opus-3393 SP - 80 S1 - 80 ER - TY - THES U1 - Bachelor Thesis A1 - Nurullah, Özkan T1 - Konfiguration und Inbetriebnahme des FTDI 2232H Mini Moduls als I2C Schnittstelle N2 - In dieser Arbeit wird der Aufbau einer Verbindung zwischen einem Linux Rechner unter Verwendung der Programmierumgebung QT-Creator und der D2XX Bibliothek erläutert. Anschließend wird das Mini Modul als I2C-Schnittstelle konfiguriert, und für die Kommunikation mit dem Speicherbaustein EEPROM 24LC256 über das I2C Protokoll verwendet. Zur Umsetzung dieser Ziele wurde eine GUI zur Steuerung des Mini Moduls programmiert und eine Testplatine für die Platzierung der benötigten Bauteile erstellt. Die mit der GUI programmierte Applikationssoftware erlaubte zunächst nur die Aktivierung von einzelnen LEDs, die auf der Platine angebracht und mit dem Mini-Modul verbunden waren. Schließlich wurde die GUI und die Applikationssoftware um die Ansteuerung des Mini Moduls als I2C-Schnittstelle erweitert, so dass eine I2C Datenübertragung gestartet und die empfangenen Daten ausgewertet werden konnten. Als letztes wurde der Datentransfer anhand eines Oszilloskops überwacht und analysiert. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30651 U6 - https://doi.org/10.26205/opus-3065 DO - https://doi.org/10.26205/opus-3065 SP - 108 S1 - 108 ER - TY - THES U1 - Bachelor Thesis A1 - Ben Hamouda, Omar T1 - Konfiguration eines STM32-Mikrocontrollers als ein-stellbare Referenzspannungsquelle mit SCPI-Schnittstelle N2 - Konfiguration eines STM32-Mikrocontrollers als einstellbare Referenzspannungsquelle mit SCPI-Schnittstelle Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-32890 U6 - https://doi.org/10.26205/opus-3289 DO - https://doi.org/10.26205/opus-3289 SP - 73 S1 - 73 ER - TY - THES U1 - Bachelor Thesis A1 - Kiyak, Mehmet T1 - Konfiguration einer GNU RISC-V Toolchain für die Programmierung eines Sipeed Longan Nano Mikrocontroller-Boards in der Eclipse IDE N2 - Diese Arbeit beschäftigt sich mit der Konfiguration der GNU RISC-V Toolchain für die erste Programmierung des Entwicklungsboards Sipeed Longan Nano in der Eclipse Entwicklungsumgebung. In diesem Zusammenhang wurde der Aufbau eines Mikrocontrollers, der Ablauf der Erstellung von Software und die Konfiguration der GNU RISC-V Toolchain für die Programmierung der RGB LED des Entwicklungsboards beschrieben. Dazu gehört das Linker-Script, die Vektortabelle und der Startcode. N2 - This thesis focuses on the configuration of the GNU RISC-V toolchain for the first programming of the development board Sipeed Longan Nano in the Eclipse development environment. In this context, the structure of a microcontroller, the process of creating a software and the configuration of the GNU RISC-V toolchain for programming the RGB LED of the development board were described. This includes the linker script, the vector table and the start code. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31230 U6 - https://doi.org/10.26205/opus-3123 DO - https://doi.org/10.26205/opus-3123 SP - 81 S1 - 81 ER - TY - THES U1 - Master Thesis A1 - Brünger, Fabian T1 - Integration eines Hardwarebeschleunigers für Maschinelles Lernen in einen RISC-V RV32IM Prozessor über Memory-Mapped Register N2 - Im Rahmen dieser Arbeit wurde eine Analyse auf Register Transfer Level (RTL) Ebene des vom Fraunhofer IMS in Verilog entwickelten RV32IM RISC-V Prozessors durchgeführt und der Configurable Accelerator Engine for Convolution Operations (Caeco) als Hardware-Beschleuniger für Maschinelles Lernen (ML) integriert. Das Design wurde speziell auf das Lesen von Caecodaten und auf das Interrupt-Verhalten getestet und verifiziert. Das Schreiben von Caecodaten wurde zwar auf RTL Ebene simuliert, allerdings nicht auf dem Field Programmable Gate Arrays (FPGA) verifiziert. Durch einen erarbeiteten Hardware- und Software-Entwicklungsfluss werden beide Stränge optimiert und parallelisiert. Die Hardware-Entwicklung wurde in eine Gitlab Development and Operations (DevOps) Umgebung integriert, wodurch das Design im Project Batch Flow Modus der Vivado 2020.1 IDE automatisiert simuliert, synthetisiert und auf der Entwicklungsplatine Nexys4 DDR implementiert wird. Die Verifizierungsgrundlage bildet der entwickelte Programm- Code, der für die RTL Simulation, für die Simulation im Instruktionssimulator riscvOVPsim der Firma Imperas und dem Debugging des Designs auf dem FPGA genutzt wird. Letzteres wurde in der Eclipse IDE durchgeführt, wobei der JTAG Olimex ARM-USB-Tiny-H Adapter als Debug-Schnittstelle eingesetzt worden ist. Die Schnittstelle der beiden Entwicklungsstränge bilden zwei eigens geschriebene Rust Programme und das Xilinx Programm data2mem, durch die die kompilierten ELF Dateien in xilinx-kompatible MEM bzw. COE Dateien umgewandelt werden. Y2 - 2020 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29988 U6 - https://doi.org/10.26205/opus-2998 DO - https://doi.org/10.26205/opus-2998 SP - 150 S1 - 150 ER - TY - THES U1 - Bachelor Thesis A1 - Tas, Yunus T1 - Härtung eines KI Hardware Beschleunigers gegen strahleninduzierte Bitfehler N2 - In dieser Arbeit wird die Strahlenhärtung eines KI Hardware Beschleunigers beschreiben, in dem das Design mit dem Triple Modular Redundancy Generator Toolset (TMRG) vollständig tripliziert wird. Anschließend wird das triplizierte Design mit einer statischen und einer dynamischen Verifikation auf die korrekte Art der Triplizierung und seiner Funktionsweise untersucht. Zuletzt werden Simulationen mit drei verschiedenen Injektionstypen durchgeführt, in dem die tatsächliche Funktion der Voter durch Injektion von Single Event Upsets geprüft wird. N2 - In this work, the radiation hardening of an AI hardware accelerator is described in which the design is fully triplicated using the Triple Modular Redundancy Generator Toolset (TMRG). Then, the triplicated design is examined with a static and a dynamic approach to verify the correct way of triplicating and its operation. Finally, simulations with three different injection types are performed, in which the actual function of the voter is tested by injecting single event upsets. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37271 U6 - https://doi.org/10.26205/opus-3727 DO - https://doi.org/10.26205/opus-3727 SP - 71 S1 - 71 ER - TY - THES U1 - Bachelor Thesis A1 - Mneja, Mehdi T1 - FPGA-Implementierung einer Ringoszillator basierten Physically Unclonable Function N2 - Physical Unclonable Functions (PUFs) sind Schaltkreisprimitive, die abhängig von den unkontrollierbaren Schwankungen im Herstellungsprozess chip-spezifische und einzigartige Ausgaben erzeugen. Diese kostengünstigen und hocheffizienten Strukturen haben eine breite Palette von Anwendungsbereichen einschließlich Authentifizierung, Schlüsselgenerierung und IP-Schutz. In dieser Arbeit geht es um die FPGA-Implementierung einer Ringoszillator basierten Physically Unclonable Function, die mit dem Yosys-Framework auf einem Gatemate FPGA der Firma Cologne Chip implementiert werden soll. Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33271 U6 - https://doi.org/10.26205/opus-3327 DO - https://doi.org/10.26205/opus-3327 ER - TY - THES U1 - Bachelor Thesis A1 - Karmadi, Idriss T1 - FPGA Implementierung einer SRAM basierten Physically Unclonable Function N2 - Die vorliegende Arbeit befasst sich mit der FPGA Implementierung einer SRAM basierten Physically Unclonable Function, welche unter Verwendung der Synthesesoftware Yosys umgesetzt werden soll. Nach einer notwendigen Einführung in das GateMate FPGA 1A1 wird ein umfassender Überblick auf ein Block RAM (BRAM) gegeben. Basierend auf der VHDL Sprache wird ein Modul erstellt, das aus verschiedenen Untermodulen besteht, um die Daten des BRAMs über eine serielle Schnittstelle zu transferieren. Als Ergebnis werden die Daten ausgelesen und ausgewertet. Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-32932 U6 - https://doi.org/10.26205/opus-3293 DO - https://doi.org/10.26205/opus-3293 SP - 63 S1 - 63 CY - Dortmund ER - TY - THES U1 - Master Thesis A1 - Drissi El Bouzaidi, Achraf T1 - Entwurf von seriellen Schnittstellen zur Konfiguration und Test integrierter Schaltkreise N2 - Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG (Joint Test Action Group) Protokolls in Verilog. Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie die Grundschaltung implementiert wurde und wie die implementierten Module genutzt werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der Simulation von Testfällen und einer Zusammenfassung der Ergebnisse. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33685 U6 - https://doi.org/10.26205/opus-3368 DO - https://doi.org/10.26205/opus-3368 SP - 148 S1 - 148 ER - TY - THES U1 - Bachelor Thesis A1 - Eroglu, Oguz T1 - Entwurf von Leiterplatten für die Versorgung und Auslesung eines optischen Winkelgebers N2 - Diese Bachelorarbeit beschreibt den Entwurf von Leiterplatten mit Altium Designer für die Auslesung eines Poldi- Sensors. Die Leiterplatte aus der Betrieblichen Praxis, auf der die Spannungsversorgung des Sensorsystems implementiert wurde, wurde überarbeitet und es wurden zwei Auslesekanäle der Poldi Platine implementiert und getestet. Für die Ausgänge der Spannungsversorgung auf der ersten Platine werden Terminalblöcke verwendet. Die neu entworfenen Leiterplatten mit den Auslesekanälen des Poldi- Sensors können damit verbunden werden, um versorgt zu werden. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33527 U6 - https://doi.org/10.26205/opus-3352 DO - https://doi.org/10.26205/opus-3352 SP - 66 S1 - 66 ER -