TY - THES U1 - Master Thesis A1 - Rizwan, Ahmad T1 - Analog and Digital CMOS Circuit Design for the Control System of ATLAS Pixel Detector N2 - This Master thesis is part of an effort to implement the planned upgrade High- Luminosity Large Hadron Collider (HL-LHC) at CERN Geneva/Switzerland. The ATLAS Pixel Detector which is installed at the LHC is also getting among others a new detector control system (DCS) update. Each module in the Detector Control System will have an integrated DCS chip which includes on-chip shunt and Linear regulators, ADC, bypass transistor and a modified I2C slave node. In this master thesis, Shunt and Linear regulators are explained and simulated using the Globalfoundaries 130nm CMOS designkit. A Kuijk bandgap reference based Power-On-Reset (POR) circuit is explained and designed in detail. The design of the POR includes an implementation with CMOS instead of diodes or bipolar transistors. It was simulated using Globelfoundaries 130nm CMOS designkit. Finally, a layout was developed for fabrication. The DCS system needs DCS bridge controllers which include a Controller Area Network (CAN) node and a modified I2C master node. For this purpose CAN and CANopen standards are explained in detail for implementation. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30554 U6 - https://doi.org/10.26205/opus-3055 DO - https://doi.org/10.26205/opus-3055 SP - 114 S1 - 114 ER - TY - THES U1 - Master Thesis A1 - Reiners, Jan-Morten T1 - Charakterisierung und Analyse vom Reverse and Forward Body Biasing als Durchsatz- und Leistungsoptimierungstechnik für Multi-Core Mikrocontroller N2 - Diese Masterthesis beschäftigt sich im Rahmen des Testchips TC1.5 der Infineon Austria AG mit der Analyse und Charakterisierung des Reverse und Forward Body Biasing mit differentieller Spannungsskalierung. In einem theoretischen Grundlagenteil werden dem Leser zunächst die Beweggründe sowie die nötigen Informationen der zugrunde liegenden Halbleiter-Technologie vermittelt, um ihn an die Thematik des Body Biasing und der Power Management Einheiten heranzuführen. Es folgt die Beschreibung des AurixPlus-digital EVR and PMS Testchips (Version 1.5) hinsichtlich seiner Struktur und Funktionalität. Den Kern der Arbeit bilden der Aufbau eines teilweise automatisieren Messplatzes, die Entwicklung einer Testsoftware (Python, C#), die Erarbeitung von Test Spezifikationen sowie die Durchführung entsprechender Messungen zur Analyse und Charakterisierung. Die Ergebnisse dieser Messungen werden im Anschluss eingehend besprochen und mit Bezug auf zukünftige Entwicklungen in diesem Bereich bewertet. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30571 U6 - https://doi.org/10.26205/opus-3057 DO - https://doi.org/10.26205/opus-3057 SP - 85 S1 - 85 ER - TY - THES U1 - Master Thesis A1 - Pille, Andreas T1 - Optimierung eines Local Passive Interpolation Time-to-Digital Converters mit Sub-Gate Delay für eine Time-of-Flight Anwendung N2 - Im Rahmen dieser Masterthesis wird in Zusammenarbeit mit der Firma Elmos Semiconductor AG ein Time-To-Digital Converter fur eine Time-of-Flight Anwendung weiterentwickelt und optimiert. Als Ausgangspunkt dafur dient die in der vorhergehenden Masterstudienarbeit optimierte Schaltung eines vorhandenen TDC. Die primäre Aufgabe des Time-to-Digital Converters ist die Quantifizierung einer zeitlichen Verzögerung zwischen zwei Eingangssignalen. Genutzt wird dafur ein Local Passive Interpolation (LPI) TDC mit einer angepeilten Auflösung von 70 Pikosekunden, der als integrierte Schaltung in einer 350 nm CMOS-Technologie realisiert wird. Hauptbestandteil dieser Arbeit ist die Verringerung vorhandener Messungenauigkeiten, die Untersuchung des Einflusses von Layout-Effekten auf die Funktion des TDC und die Uberführung der optimierten Schaltung in ein Layout. N2 - Subject of this thesis is the development and optimization of a Time-to-Digital Converter (TDC) for the use in a Time-of-Flight (TOF) application in cooperation with Elmos Semiconductor AG. A previous work of the author serves as a conceptual basis for this thesis. The primary objective of the TDC is the quantification of a time-delay between two input signals. To accomplish this, a Local Passive Interpolation (LPI) TDC with a targeted resolution of 70 ps, realized as an integrated circuit in a 350 nm process technology, is used. The main focus of this thesis is the reduction of measurement errors, the influence of layout effects on the reliability of the TDC and the transfer of the optimized schematics to a layout. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29907 U6 - https://doi.org/10.26205/opus-2990 DO - https://doi.org/10.26205/opus-2990 SP - 82 S1 - 82 ER - TY - THES U1 - Master Thesis A1 - Nguyen, Michael T1 - Die immersive Klangwelt - Das Kino als Ort zwischen Realität und Abstraktion N2 - Virtual Reality, Games und immersive Medien sind zurzeit in aller Munde. Überall liest man von Schlagwörtern wie 3D, Immersion oder Spatial-Audio - zum einen in meist stark auf Technik fokussierten Artikeln, zum anderen fast ausschließlich bezogen auf Games und Virtual Reality (VR). Gleichzeitig findet eine gegenläufige Entwicklung statt, indem Filme vermehrt auf Smartphones und Tablets konsumiert und Big-Budget-Produktionen statt im Kino auf Streaming-Plattformen veröffentlicht werden. In diesem Spannungsfeld möchte ich einen Schritt zurückgehen und den klassischen Film betrachten. Wie schafft er es seit seinem Bestehen, den Zuschauer in das Geschehen zu involvieren? Was kann er von den aktuellen Entwicklungen übernehmen oder ist das Medium in der aktuellen Form ein Auslaufmodell? Mit Blick auf das Sounddesign untersuche ich, wie immersive Wirkungen im Film entstehen und warum Klänge im Allgemeinen immersive Eigenschaften besitzen. Dazu führe ich im ersten Kapitel in das unübersichtliche Themenfeld der medialen Immersion ein. Im zweiten Kapitel erarbeitete ich mein Komponentenmodell der klanglichen Immersion (KMKI), ein Analysemodell, mit dem sich immersive Wirkungen im Film untersuchen lassen. Dieses wende ich an diversen Filmbeispielen praktisch an und schaffe außerdem ein theoretisches Fundament, damit das Modell offen für zukünftige Erweiterungen bleibt. Abschließend fasse ich im dritten Kapitel die Ergebnisse der Arbeit zusammen und erkläre anhand meiner praktischen Masterarbeit totalSense meine eigene Herangehensweise, um eine immersive Hörerfahrung zu schaffen. KW - Sounddesign KW - Immersion KW - Spatial Audio KW - Film Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31843 U6 - https://doi.org/10.26205/opus-3184 DO - https://doi.org/10.26205/opus-3184 SP - 252 S1 - 252 ER - TY - THES U1 - Master Thesis A1 - Müller-Baumgart, Ulf T1 - Creation of general representation of a local power grid as a basis for an embedding of electrical devices Y2 - 2024 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37955 U6 - https://doi.org/10.26205/opus-3795 DO - https://doi.org/10.26205/opus-3795 SP - 96 S1 - 96 ER - TY - THES U1 - Master Thesis A1 - Moenikes, Lisette T1 - Transformative Lernprozesse in BNE-Projekten N2 - Das Konzept der Bildung für nachhaltige Entwicklung (BNE)erzielt, Lernende zur aktiven Gestaltung einer ökologisch- wie sozialverträglichen Gesellschaft zu befähigen. Gleichzeitig wird BNE auf-grund der Formulierung subjektiver Kompetenzen und der Missachtung von Wachstumszwängen eine bildungspolitische Steuerung und eine Entpolitisierung von Nachhaltigkeit vorgeworfen. Daran anknüpfend lenkt das Konzept des Transformativen Lernens den Blick auf individuelle Bedeutungsperspektiven mit Bezug zu gesellschaftlichen Alltagsideologien. Mit dem Ziel eines kollektiven Bewusstwerdungsprozesses wird eine anwendungsorientierte partizipative Bildungsarbeit gefordert. Anhand des BNE-Praxisprojektes Kolleg21 in Gelsenkirchen untersucht diese empirische Forschungsarbeit, welche Lernprozesse und Kompetenzentwicklungen non-formale Bildungsprojekte ermöglichen. KW - Sozial-ökologische Transformation KW - Transformatives Lernen KW - Transformative Bildung KW - BNE KW - Gestaltungskompetenz Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31861 U6 - https://doi.org/10.26205/opus-3186 DO - https://doi.org/10.26205/opus-3186 ER - TY - THES U1 - Master Thesis A1 - Lippold, Markus T1 - Entwurf einer Delay-Locked Loop für die Nutzung als Time-to- Digital Converter in einer Time-of-Flight Anwendung in 350nm CMOS Technologie N2 - Im Rahmen dieser Masterthesis wird eine Delay-Locked Loop von einem idealen Aufbau über Verilog-A Modellen bis hin zur realen Umsetzung entworfen. Diese Delay-Locked Loop (DLL) wird für die Nutzung in einem Time-to-Digital Converter (TDC) mit Local-Passiv-Interpolation, entwickelt. Mit Hilfe des TDC soll eine Verzögerungszeit bei einer Time-of-Flight Anwendung ermittelt werden. Hauptbestandteil dieser Arbeit ist es, eine Charge Pump zu implementieren, welche eine geringe Auswirkung auf die Phasenverschiebung der Regelschleife aufgrund von parasitären Eigenschaften im Schaltmoment aufweist. Zudem wird für die Stromregelung innerhalb der Charge Pump ein präziser Transkonduktanzverstärker (OTA) mit einem hohen Eingangsspannungsbereich implementiert. Für die Entkopplung der Verzögerungskette als Last von der Filterspannung wird ein Low-Dropout Spannungsregler (LDO) entwickelt. Im Verlauf der Arbeit hat sich gezeigt, dass eine Charge Pump, aufgebaut mit einem differentiellen Stromzweig, aufgrund des konstant fließenden Stroms die geringsten parasitären Einflüsse aufweist. Innerhalb dieser Charge Pump wird ein gefalteter Transkonduktanzverstärker als Spannungsfolger genutzt, um das Potential in den Zweigen der differentiellen Stufe aneinander anzugleichen und somit die Einflüsse im Schaltmoment zu verringern. Zusätzlich erfolgt über diesen Verstärker eine exakte Stromanpassung der UP- und DOWN-Ströme. Für die Umsetzung der Verzögerungskette wird das Rauschverhalten verschiedener CMOSInverter bezüglich Phasenrauschen und Jitter simuliert. Aufgrund dieser Simulationen ist der differentielle Inverter mit NMOS-Kreuzkopplung für die Umsetzung der Delay-Line ausgewählt worden. Die real aufgebaute Delay-Locked Loop wird nach der Spezifikation für Automobilanwendungen in einem Temperaturbereich von -50°C bis 120°C simuliert. Zusätzlich werden globale und lokale prozessbedingte Variation berücksichtigt. Bei dieser Simulation stellt sich eine maximale Phasenverschiebung zur Referenzperiodendauer von 218 ps ein. Dies entspricht bei einer Referenzfrequenz von 25 MHz einer Abweichung von ca. 0,5 % und führt zu einem Messfehler der Delay-Locked Loop von 3 cm. Somit könnte im schlechtesten Fall ein Objekt von der ToF-Kamera mit einem Fehler von 3 cm detektiert werden. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30508 U6 - https://doi.org/10.26205/opus-3050 DO - https://doi.org/10.26205/opus-3050 SP - 120 S1 - 120 ER - TY - THES U1 - Master Thesis A1 - Ledüc, Philipp T1 - Erweiterung feldprogrammierbarer Bausteine um eine PCI Express Schnittstelle als Schlüsseltechnologie zur Vernetzung digitaler Systeme und künstlicher Intelligenz N2 - In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core für die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardwareübegreifenden Systemen der Künstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeingültiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzuschätzen und wenn möglich zu verringern. KW - Soft Core KW - PCIe KW - PCI Express KW - PIPE KW - GateMate KW - FPGA KW - Künstliche Intelligenz KW - Maschinelles Lernen KW - VERILOG Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30760 U6 - https://doi.org/10.26205/opus-3076 DO - https://doi.org/10.26205/opus-3076 SP - 199 S1 - 199 ER - TY - THES U1 - Master Thesis A1 - Kremer, Robert T1 - Experimentelle und simulative Untersuchung der Kristallstruktur und Eigenspannungen an Selektiv Lasergeschmolzenen Bauteilen aus CuSn10 N2 - Die vorliegende Masterthesis behandelt die Prozess- und Kristallstruktursimulation Selektiv Lasergeschmolzener CuSn10 Bauteile mit Ansys. Zunächst wurde das Ausgangspulver untersucht und auf der vorhandenen Fertigungsanlage parametrisiert. Mit dem erstellten Parametersatz wurden Werkstoffproben gefertigt und untersucht, um zusammen mit Literaturwerten ein Werkstoffmodell für die Simulationen aufbauen zu können. Anschließend wurde ein thermisch-mechanisches Modell zur Prozesssimulation in Ansys aufgebaut und anhand gefertigter Bauteile kalibriert. Es gelang, damit die Eigenspannungen in einem Bauteil vorherzusagen, welches zuvor gefertigt und mittels Bohrlochmethode untersucht wurde. Eine weitere Validierung scheiterte aufgrund der gewählten Geometrie des Validierungsbauteiles . Die Kristallstruktur konnte mit einem in Ansys hinterlegten Werkstoffmodel für einen 1.4404 simuliert und mit vorhandenen Werten überprüft werden. Mit dem erstellten Werkstoffmodell wurde die Kristallstruktur für CuSn10 vorhergesagt, jedoch im Rahmen dieser Arbeit nicht validiert. Abschließend wird eine Empfehlung für das weitere Vorgehen gegeben. N2 - The present master’s thesis is concerned with the process simulation and crystal structure simulation of selectively laser melted CuSn10 components with Ansys. First, the powder was examined and parametrised on the present SLM machine. To develop a material model for the simulations in combination with values taken from literature, material samples were manufactured and examined with the created parameter set. Subsequently, a thermalmechanical model for the process simulation in Ansys was developed and calibrated by means of manufactured components. The simulation was successfully used to predict residual stress within a component which had previously been manufactured and examined via hole drilling method. Further validation failed due to the selected geometry of the validation component. The crystal structure could be both simulated by means of a default material model in Ansys and verified by existing values. The crystal structure was predicted for CuSn10 with the created material model but was not validated within this thesis. Finally, a recommendation on how to proceed is presented. KW - Selektives Laserschmelzen KW - Simulation KW - Eigenspannungen KW - Selective Laser Melting KW - Kristallstruktur Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31624 U6 - https://doi.org/10.26205/opus-3162 DO - https://doi.org/10.26205/opus-3162 ER - TY - THES U1 - Master Thesis A1 - Krause, Matthias T1 - Entwicklung eines Delay-Locked Loop basierten Time-to- Digital Converters mit Sub-Gate-Delay Auflösung für eine Time-of-Flight Anwendung in 350 nm CMOS Technologie N2 - In dieser Thesis wird ein Time-to-Digital Converter mit einer Sub-Gate-Delay Auflösung, also einer höheren Auflösung als die Durchlaufzeit eines in dieser Prozesstechnik realisierten Inverters, mithilfe verschiedener Ansätze, wie dem Vernier TDC oder dem Local Passive Interpolation TDC, untersucht. Hierbei wird eine Delay-Locked Loop genutzt, um die Durchlaufzeit der jeweiligen Inverterkette zu regeln. Der Vorteil dieses Ansatzes ist, dass die Durchlaufzeit auch bei PVT-Variationen, also Variation der Prozesscorner, Versorgungsspannung und Temperatur, auf die Referenzperiodendauer eingestellt wird. Somit sind lokale Prozessabweichungen die vorherrschende Quelle für Ungenauigkeiten in der Auflösung des TDC. Die Auflösung kann mithilfe der differentialen und integralen Nichtlinearität beschrieben und ausgewertet werden. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30496 U6 - https://doi.org/10.26205/opus-3049 DO - https://doi.org/10.26205/opus-3049 SP - 107 S1 - 107 ER -