TY - BOOK U1 - Buch A1 - Beenken, Matthias A1 - Bornhorn, Hubert A1 - Linnenbrink, Lukas A1 - Mörchel, Jens T1 - Nachhaltigkeit und Versicherungen aus Kundensicht BT - Studie Y1 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33364 U6 - https://doi.org/10.26205/opus-3336 DO - https://doi.org/10.26205/opus-3336 SP - 120 S1 - 120 PB - Fachhochschule Dortmund, Fachbereich Wirtschaft, Forschungs- stelle Risikomanagement, Versicherungsregulierung und Vertrieb CY - Dortmund ER - TY - BOOK U1 - Buch A1 - Hartmann, Anja T1 - Zusammenleben in Gemeinschaft und Gesellschaft BT - eine soziologische Einführung Y1 - 2023 SN - 978-3-17-038500-9 SB - 978-3-17-038500-9 SP - 202 S1 - 202 PB - Verlag W. Kohlhammer CY - Stuttgart ER - TY - THES U1 - Bachelor Thesis A1 - Eroglu, Oguz T1 - Entwurf von Leiterplatten für die Versorgung und Auslesung eines optischen Winkelgebers N2 - Diese Bachelorarbeit beschreibt den Entwurf von Leiterplatten mit Altium Designer für die Auslesung eines Poldi- Sensors. Die Leiterplatte aus der Betrieblichen Praxis, auf der die Spannungsversorgung des Sensorsystems implementiert wurde, wurde überarbeitet und es wurden zwei Auslesekanäle der Poldi Platine implementiert und getestet. Für die Ausgänge der Spannungsversorgung auf der ersten Platine werden Terminalblöcke verwendet. Die neu entworfenen Leiterplatten mit den Auslesekanälen des Poldi- Sensors können damit verbunden werden, um versorgt zu werden. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33527 U6 - https://doi.org/10.26205/opus-3352 DO - https://doi.org/10.26205/opus-3352 SP - 66 S1 - 66 ER - TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - begutachtet (reviewed) A1 - Mennenöh, Hartwig T1 - Eine neue Interpretation und elementare Abschätzung für den Internen Zinsfuß N2 - In diesem Beitrag werden im ersten Teil eine neue Definition und damit zugleich auch eine neue Interpretation des Internen Zinsfußes vorgestellt. Ausgehend von dieser neuartigen Basis wird im zweiten Teil eine neue, elementare Schätzgleichung für den konkreten Zahlenwert des internen Zinsfußes hergeleitet. N2 - A new Interpretation and an elementary Estimation of the Internal Rate of Return This paper solves two practical problems in applying the Internal Rate of Return (IRR). Firstly, a new, very transparent definition for the first time enables a clear, intuitive understanding of the IRR. Secondly, a new elementary estimation formula for the first time avoids the great iterative computational effort in determining the numerical value of the IRR. KW - Interner Zinsfuß KW - Interpretation KW - Abschätzung KW - Berechnung Y1 - 2023 U6 - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33407 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33407 SP - 22 S1 - 22 ER - TY - THES U1 - Master Thesis A1 - Salkovic, Edis T1 - Entwicklung eines Mixed-Signal-Frontends für die Validierung von integrierten Halbleitern im Automobil-Temperaturbereich N2 - Im Rahmen dieser Masterthesis soll die bereits im Rahmen meiner Masterstudienarbeit entwickelte Frontend-Platine bestückt und im Zusammenspiel mit einem Zedboard in Betrieb genommen werden. Das Zedboard ist mit einem Baustein von Xilinx bestückt, der sowohl einen FPGA als auch einen ARM-Mikrocontroller beinhaltet. Der FPGA-Mikrocontroller wurde bereits so konfiguriert, dass SPI Schnittstellen implementiert sind, die für die Ansteuerung der ADCs und DACs verwendet werden können. Die Aufgabe dieser Masterthesis besteht darin die Software für den ARM-Mikrocontroller unter Petalinux zu schreiben, mit der die SPI Schnittstellen gelesen und beschrieben werden können. Der Softwareteil, welcher wesentlicher Bestandteil der Thesis ist, konnte zufriedenstellend gelöst werden, sodass alle gewünschten Funktionen enthalten sind. Die Frontendplatine aus der Masterstudienarbeit wurde überarbeitet und eine zweite Version angefertigt, welche bis auf einige kleine Fehler gut funktioniert. KW - frontend KW - spi KW - xilinx KW - vitis KW - vivado Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33597 U6 - https://doi.org/10.26205/opus-3359 DO - https://doi.org/10.26205/opus-3359 SP - 109 S1 - 109 ER - TY - THES U1 - Master Thesis A1 - Christiani, Stanislav T1 - Entwurf eines integrierten 3-Level Abwärtswandlers in einer 180nm CMOS Technologie N2 - In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen. N2 - In this thesis, an analysis of a 3-level buck converter under ideal and real conditions is presented. Under ideal conditions, the duty cycle, the inductance and capacitance of the LC element, the current ripple, the output voltage ripple, the voltage and voltage ripple on the flying capacitor, and the loop-gain function of the 3-level buck converter are discussed and derived. Under real operations, the implementation of the flying capacitor and the timing mismatch between the two switching signals are discussed. The loop-gain function of the PID compensator is described and derived in detail. The aim of this work is to develop a 3-level buck converter in a 180nm CMOS technology with "Cadence Virtuoso" software and to analyze it by simulations. With an input voltage of 3 V, the converter provides an output voltage of 1 V DC for a maximum load current of 400 mA. The ripple of the output voltage must not exceed 10 mV. The switching frequency is 4 MHz. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33610 U6 - https://doi.org/10.26205/opus-3361 DO - https://doi.org/10.26205/opus-3361 SP - 80 S1 - 80 ER - TY - THES U1 - Bachelor Thesis A1 - Kobyaoglu, Ferhan T1 - Charakterisierung integrierter Dioden mit linearen Polarisationsfiltern und eines Transimpedanzverstärkers in einer 65nm CMOS Technologie zur Verwendung in der optischen Winkelmessung N2 - Diese Bachelorthesis beschreibt die Charakterisierung integrierter Dioden mit linearen Polarisationsfiltern und eines Tranzimpedanzverstärkers in einer 65nm CMOS Technologie zur Verwendung in der optischen Winkelmessung. Dazu wurde zunächst für den Testchip, auf dem sich die verschiedenen Dioden mit unterschiedlichen Polarisationsfiltern und der Transimpedanzverstärker befinden, eine passende Leiterplatte mittels Altium Designer entworfen. Mithilfe dieser Leiterplatte konnten Messungen durchgeführt werden, um festzustellen, ob diese Technologie für die Verwendung als optischer Winkelsensor geeignet ist. N2 - This bachelor thesis describes the characterization of integrated diodes with linear polarization filters and a transimpedance amplifier in a 65nm CMOS technology for use in optical angle measurement. A suitable PCB was first designed using Altium Designer for the test chip containing the various diodes with different polarization filters and the transimpedance amplifier. Using this PCB, measurements could be made to determine whether this technology is suitable for use as an optical angle sensor. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33545 U6 - https://doi.org/10.26205/opus-3354 DO - https://doi.org/10.26205/opus-3354 SP - 133 S1 - 133 ER - TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - nicht begutachtet (unreviewed) A1 - Lattner, Yannick A1 - Geller, Marius A1 - Kluck, Norbert T1 - Efficiency Approximation of Centrifugal Compressors in the Cordier Diagram N2 - We present a simulation data-based efficiency approximation for radial turbocompressors, which is implemented in the well-known Cordier diagram. A sophisticated CAE workflow is used to calculate the operational characteristics of 50 machine designs with 50 impeller geometry variations each. A Kriging-based surrogate model is trained to approximate the efficiency of any machine designs' best geometry design. The models are implemented into a machine design workflow. As a result, duty-specific Cordier lines are introduced. They are automatically generated for a set of machine design parameters. The efficiency of the designs along the duty-specific Cordier lines is approximated. Using optimization techniques, an optimal compressor design for the given duty on every specific Cordier line may be identified. This highly increases the amount of information available in the early design stages for radial turbocompressors. KW - CENTRIFUGAL COMPRESSOR, CORDIER DIAGRAM, CFD, METAMODELING, DESIGN OF EXPERIMENTS Y1 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33661 U6 - https://doi.org/10.26205/opus-3366 DO - https://doi.org/10.26205/opus-3366 SP - 12 S1 - 12 ER - TY - THES U1 - Master Thesis A1 - Christiani, Stanislav T1 - Entwurf eines integrierten 3-Level Abwärtswandlers in einer 180nm CMOS Technologie N2 - Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen. N2 - In this thesis, an analysis of a 3-level buck converter under ideal and real conditions is presented. Under ideal conditions, the duty cycle, the inductance and capacitance of the LC element, the current ripple, the output voltage ripple, the voltage and voltage ripple on the flying capacitor, and the loop-gain function of the 3-level buck converter are discussed and derived. Under real operations, the implementation of the flying capacitor and the timing mismatch between the two switching signals are discussed. The loop-gain function of the PID compensator is described and derived in detail. The aim of this work is to develop a 3-level buck converter in a 180nm CMOS technology with "Cadence Virtuoso" software and to analyze it by simulations. With an input voltage of 3 V, the converter provides an output voltage of 1 V DC for a maximum load current of 400 mA. The ripple of the output voltage must not exceed 10 mV. The switching frequency is 4 MHz. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33576 UR - https://opus.bsz-bw.de/fhdo/frontdoor/index/index/searchtype/latest/docId/3361/start/0/rows/10 U6 - https://doi.org/10.26205/opus-3357 DO - https://doi.org/10.26205/opus-3357 N1 - Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 SP - 80 S1 - 80 ER - TY - THES U1 - Master Thesis A1 - Jung, Richard T1 - Radiation Qualification of the Cologne Chip GateMate A1 FPGA N2 - In this thesis, the radiation sensitivity of the novel Cologne Chip GateMate A1 field-programmable gate array (FPGA) is evaluated. An initial introduction of radiation mechanisms and their effects on electronics is given, followed by a brief overview of radiation test standards. The common elements present in FPGAs are discussed, which is followed by details of the GateMate FPGA device and a description of the software design flow. Afterwards, the development of a purpose-built printed circuit board (PCB) for radiation tests with the GateMate FPGA is detailed. Four components of the GateMate have been tested during three radiation campaigns, as well as a benchmark circuit to compare the radiation performance of the GateMate with other FPGAs tested at the European Organization for Nuclear Research (CERN). The test architecture consists of the device under test (DUT) FPGA and a TESTER FPGA whose task is to provide inputs to the DUT and record its response. The DUT and TESTER designs developed for all tests are discussed in detail. Finally, the results obtained during the irradiation campaigns are presented, showing that the GateMate FPGA performs similarly to other FPGAs using the same process technology. Only the benchmark test was not finalized, as implementation problems prevented its completion in the given time frame. The thesis concludes with a comprehensive summary and outlook. N2 - In dieser Arbeit wird die Strahlungsempfindlichkeit des neuartigen Cologne Chip GateMate A1 FPGA untersucht. Zunächst wurde eine Einführung in Strahlungseffekte und ihre Auswirkungen auf elektronische Komponenten gegeben, gefolgt von einem kurzen Überblick auf aktuelle Strahlungsteststandards. Die üblichen Elemente in FPGAs werden diskutiert, gefolgt von Details über GateMate spezifische Elementen sowie eines Überblicks über den Software-Design-Flow für GateMate FPGA Anwendungen. Im Anschluss wird die Entwicklung eines PCBs für Bestrahlungstests des GateMates detailliert. Vier Komponenten des GateMate wurden während drei Strahlungskampagnen getestet, sowie eine Benchmark-Schaltung, um die Strahlungsempfindlichkeit des GateMate mit anderen am CERN getesteten FPGAs zu vergleichen. Die Testarchitektur besteht aus dem DUT FPGA und einem TESTER FPGA, dessen Aufgabe es ist, Eingaben an das DUT zu liefern und dessen Reaktion aufzuzeichnen. Die für alle Tests entwickelten DUT- und TESTER-Designs werden im Detail diskutiert. Schließlich werden die während der Bestrahlungskampagnen erzielten Ergebnisse vorgestellt, die zeigen, dass der GateMate FPGA ähnliche wie andere FPGAs mit vergleichbarer Prozesstechnologie liefert. Lediglich der Benchmark-Test wurde nicht finalisiert, da Probleme bei der Implementierung die Fertigstellung im vorgegebenen Zeitrahmen verhinderten. Die Arbeit schließt mit einer umfassenden Zusammenfassung und einem Ausblick ab. KW - FPGA KW - Radiation qualification KW - CERN KW - LHC KW - GateMate Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33643 U6 - https://doi.org/10.26205/opus-3364 DO - https://doi.org/10.26205/opus-3364 SP - 118 S1 - 118 ER - TY - THES U1 - Master Thesis A1 - Drissi El Bouzaidi, Achraf T1 - Entwurf von seriellen Schnittstellen zur Konfiguration und Test integrierter Schaltkreise N2 - Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG (Joint Test Action Group) Protokolls in Verilog. Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie die Grundschaltung implementiert wurde und wie die implementierten Module genutzt werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der Simulation von Testfällen und einer Zusammenfassung der Ergebnisse. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33685 U6 - https://doi.org/10.26205/opus-3368 DO - https://doi.org/10.26205/opus-3368 SP - 148 S1 - 148 ER - TY - THES U1 - Bachelor Thesis A1 - Ben Slimane, Nader T1 - Stabilisierung eines Low-Drop Out Spannungsreglers mit Hilfe eines Source-Folger basiertens Spannungsbuffers N2 - In dieser Arbeit wird ein Low-Dropout Spannungsregler für einen synchronen Abwärtswandler/Tiefsetzsteller (eng. Step-Down/Buck-Converter) entwickelt. Im Rahmen des Projektes soll ein integrierter Spannungsregler, der eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 3,1 V umwandelt, in einer 180nm CMOS Technologie entworfen werden. Für die Entwicklung und Simulation der Schaltung des Reglers wird das Programm „Virtuoso“ des Softwareherstellers „Cadence Design Systems“ verwendet. N2 - In this thesis, a Low-Dropout voltage regulator for a synchronous step-down/ buck converter is developed. During the main project, the integrated low dropout regulator, which converts an input voltage of 3.3 V into an output voltage of 3.1 V, is designed in a 180 nm CMOS technology and produced by United Microelectronics Corporation (UMC). Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33698 U6 - https://doi.org/10.26205/opus-3369 DO - https://doi.org/10.26205/opus-3369 SP - 61 S1 - 61 ER - TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - begutachtet (reviewed) A1 - Lattner, Yannick A1 - Geller, Marius T1 - Radial Turbocompressor Chord Length Approximation for the Reynold's Number Calculation N2 - We present an approximation model for the chord length of radial turbocompressors. The model enables the calculation of a compressor's chord Reynold's number during the machine design process. The chord Reynold's number is shown to be the most accurate representation of the fluid dynamic properties inside the radial turbocompressor's impeller. It — however — requires the computation of the chord length, which is only available after defining the final impeller geometry. The method presenting in this paper only employs the compressors principal dimensions to approximate the chord length. The chord is modelled using a Bézier spline and quarter ellipse. This enables the earlier use of the chord Reynold's number during the machine design process of radial turbocompressors. KW - Strömungsmaschine , Reynolds-Zahl KW - Radial turbocompressors KW - Reynold's number KW - Turbomachinery KW - Design methods Y1 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33351 U6 - https://doi.org/10.26205/opus-3335 DO - https://doi.org/10.26205/opus-3335 ER - TY - THES U1 - Bachelor Thesis A1 - Biermann, Raphael T1 - Entwicklung eines Software-Systems zur Automatisierung der Assertion-Generation für die Verifikation eines Memory-Built-In-Self-Tests mithilfe einer Beschreibungssprache für Memory-Testalgorithmen N2 - Memory-Testalgorithmen können in einer abstrakten Beschreibungssprache beschrieben werden, dessen Grammatik jedoch nicht ausreicht, um Scrambling im Memory zu be- rücksichtigen. Nach einer Grammatikerweiterung können Properties in der Hardware- Verifikationssprache SystemVerilog-Assertions aus dieser Beschreibung formuliert werden, die für eine Verifikation des Verhaltens des Memory-Interfaces eines Memory-Built-In- Self-Tests geeignet sind. Die Properties werden verwendet, um ein gegebenes Design zu verifizieren. In der Simulation werden Abweichungen von der ursprünglichen Spezifikation der Testalgorithmen erkannt. Es werden Konzepte für die Automatisierung der Generierung von Properties erarbeitet, die anschließend in einem Software-System implementiert werden. Das Software-System unterstützt die Generierung von Assertions für March, SCAN und MATS Algorithmen mit beliebiger Länge, sowie einige Checkerboard und Initialisierungsalgorithmen, bei de- nen Scrambling berücksichtigt werden muss. Abschließend werden nötige Änderungen der Softwarearchitektur und Grammatik diskutiert, welche die Unterstützung weiterer Test- algorithmen ermöglichen. N2 - Memory test algorithms can be described in an abstract description language, but its grammar is not sufficient to take scrambling in memory into account. After a grammar extension, properties in the hardware verification language SystemVerilog-Assertions can be formulated from this description, which are suitable for verifying the behaviour of the memory interface of a memory built-in self-test. The properties are used to verify a given design. In the simulation, deviations from the original specification of the test-algorithms are detected. Concepts are developed for automating the generation of properties, which are then imple- mented in a software system. The software system supports the generation of assertions for March, SCAN and MATS algorithms of arbitrary length, as well as some checkerboard and initialisation algorithms where scrambling has to be considered. Finally, necessary changes to the software architecture and grammar are discussed to enable the support of other test algorithms. KW - MBIST KW - Verifikation KW - SystemVerilog KW - Assertions KW - SVA Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33948 U6 - https://doi.org/10.26205/opus-3394 DO - https://doi.org/10.26205/opus-3394 SP - 76 S1 - 76 ER - TY - THES U1 - Bachelor Thesis A1 - Smaalia, Mohamed Mansour T1 - Programmierung eines STM32-Mikrocontrollers als steuerbares Spannungsmessgerät mit SCPI-Schnittstelle N2 - Ziel dieser Bachelorarbeit ist es, einen Mikrocontroller mit integriertem A/D-Wandler so zu konfigurieren, dass er als Spannungsmessgerät verwendet werden kann, welches mit SCPI-Befehlen gesteuert werden kann. In diesem Projekt wird das STM32L476 Nucleo Board mit acht unabhängigen ADC Kanälen verwendet. Zur Kommunikation mit dem Board und zum Testen der Programmierung des Mikrocontrollers wurde eine Qt-Applikation entwickelt. Die Qt-Anwendung sendet einen Befehl an den Mikrocontroller. Der Mikrocontroller empfängt den Befehl und auf Basis dieses Befehls wird der entsprechende entsprechende Anweisung ausgeführt. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-36698 U6 - https://doi.org/10.26205/opus-3669 DO - https://doi.org/10.26205/opus-3669 SP - 80 S1 - 80 ER - TY - THES U1 - Bachelor Thesis A1 - Yaman, Nurullah T1 - Entwurf eines Testsystems zur Charakterisierung der Komponenten des Monitoring of Pixel System Chips im ATLAS Pixeldetektor am LHC N2 - Diese Bachelorarbeit beschreibt den Entwurf eines Testsystems zur Charakterisierung der Komponenten des MOPS-Chips, der im ATLAS Pixeldetektor am LHC eingesetzt werden soll. Der erste Schritt dazu war der Entwurf einer Leiterplatte mit Hilfe von Altium Designer. Mit Hilfe dieser Leiterplatte konnten dann die Komponenten des MOPS-Chips durch Messreihen auf ihre Funktionalität getestet und charakterisiert werden. N2 - This bachelor thesis describes the design of a test system to characterise the components of the MOPS chip to be used in the ATLAS pixel detector at the LHC. The first step was to design a PCB using Altium Designer. With the help of this circuit board, the components of the MOPS chip could then be tested and characterised for their functionality through series of measurements. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33700 U6 - https://doi.org/10.26205/opus-3370 DO - https://doi.org/10.26205/opus-3370 SP - 89 S1 - 89 ER - TY - THES U1 - Bachelor Thesis A1 - Schreiter, Lucas T1 - Konzepte zur Steigerung der Resilienz gegenüber strahleninduzierten Logikfehlern des MOPS-HUB FPGA Entwurfs im Kontrollsystem des ATLAS Pixeldetektors N2 - Diese Arbeit beschäftigt sich mit zwei Konzepten zur Steigerung der Resilienz gegenüber strahleninduzierten Logikfehlern des MOPS-HUB FPGA Entwurfs im Kontrollsystem des ATLAS Pixeldetektors am CERN. Um die Genauigkeit und Zuverlässigkeit der Detektordaten zu gewährleisten, müssen die elektronischen Systeme robust und fehlertolerant gegenüber einer strahlenbelasteten Umgebung sein. Zum einen wird die Möglichkeit der partiellen Rekonfiguration von Xilinx FPGAs als Methode zur Fehlerbereinigung des FPGA Konfigurationsspeichers näher vorgestellt. Es wurde ein Testentwurf und ein Programm zur teilweisen Rekonfiguration des FPGA aus der Anwenderlogik heraus mittels ICAP entwickelt. Als zweites Konzept wurde sich mit der Anwendung von TMR auf den MOPS-HUB Entwurf beschäftigt. Es wurden Tools entworfen, welche den manuellen Aufwand der Implementierung von TMR reduzieren und bei der Validierung unterstützen. N2 - This work deals with two concepts for increasing the resilience to radiation-induced logic errors of the MOPS-HUB FPGA design in the control system of the ATLAS pixel detector at CERN. To ensure the accuracy and reliability of the detector data, the electronic systems must be robust and fault-tolerant to a irradiated environment. Firstly, the possibility of partial reconfiguration of Xilinx FPGAs is presented in more detail as a method to correct errors in the FPGA configuration memory. A test design and a program for partial reconfiguration of the FPGA from the user logic using ICAP was developed. As a second concept, the implementation of TMR on the MOPS-HUB design. Tools were designed that reduce the manual effort of implementing TMR and support validation. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33932 U6 - https://doi.org/10.26205/opus-3393 DO - https://doi.org/10.26205/opus-3393 SP - 80 S1 - 80 ER - TY - RPRT U1 - Forschungsbericht A1 - Balmuchanow, Angelika A1 - Moenikes, Lisette A1 - Just, Marc A1 - Fink, Kira T1 - Bericht über die Zusammenarbeit von Wissenschaft und Praxis in Reallaboren N2 - Im Rahmen des vom BMBF geförderten Verbundprojektes „Lernende Stadt Gelsenkirchen – Bildung und Partizipation als Strategien sozialräumlicher Entwicklung" soll im Forschungsschwerpunkt Citizen Science ein Konzept zur Zusammenarbeit zwischen Wissenschaft und Stadtgesellschaft („Citizen Science 2.0“) in Form von Handlungsempfehlungen und Gelingensbedingungen erarbeitet werden. In diesem Kontext zielt der vorliegende Bericht darauf ab, den dazugehörigen Forschungsprozess und die daraus abgeleiteten Erkenntnisse aus dem Projekt sichtbar zu machen. Dazu wird zunächst ein Überblick über den Projektkontext gegeben. Die Umsetzung des Wettbewerbs „Zukunftsstadt 2030+“ werden anhand der Projektarchitektur und -konzepte der Stadt Gelsenkirchen dargelegt. Anschließend wird der durchgeführte Forschungsprozess der Fachhochschule Dortmund im Schwerpunkt Citizen Science beschrieben. Zentrale Erkenntnisse aus dem Projekt ergeben sich durch den Vergleich der transdisziplinären Zusammenarbeit in zwei Gelsenkirchener Reallaboren und dem Abgleich des angestrebten Leitbilds mit der empirischen Realität. In der anschließenden Projektreflexion werden die Erkenntnisse zur Projektumsetzung kritisch diskutiert. Als Transferprodukt und Beitrag zur transformativen Wissenschaft formuliert der Bericht abschließend Handlungsempfehlungen zur Zusammenarbeit von Wissenschaft und Praxis in Reallaboren, die durch die Projekterkenntnisse der formativen Evaluation der Gelsenkirchener Reallabore abgleitet werden konnten. KW - Citizen Science KW - Reallabore KW - Lernende Stadt KW - transdisziplinäre Zusammenarbeit KW - transformative Wissenschaft Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37205 U6 - https://doi.org/10.26205/opus-3720 DO - https://doi.org/10.26205/opus-3720 SP - 93 S1 - 93 ER - TY - THES U1 - Bachelor Thesis A1 - Henkemeier, Hendrik T1 - Das semantische Potential chorischer Atmosphären (Loop-Groups) im Film N2 - Die vorliegende Arbeit behandelt den semantischen Mehrwert von chorischen Atmosphären. Dabei lege ich meinen Fokus auf den gestalterischen Nutzen von Loop Groups im Filmton. Auffällig und interessant ist, dass es bisher wenig inhaltliche Auseinandersetzung oder Forschung zu dem Thema gibt. Nach vorherigen Definitionen untersuche ich die Entwicklung chorischer Atmosphären vom antiken griechischen Theater bis zum modernen Film. Untersuchungs- schwerpunkt sind drei Filmanalysen von drei sehr unterschiedlichen Filmen der 1990er- bis 2010er-Jahre („Mighty Aphrodite“, „Se7en“, „Sicario“ und „Das Parfum“). Die Analysen zeigen, dass die gestalterischen Mittel und die gestalterischen Möglich- keiten zahlreich und in ihren Zielen und Wirkungen auf das Publikum vielfältig sind. Folgende Schlussfolgerungen gehen aus der Untersuchung hervor: Loop Groups können unter anderem kommentierend, aufmerksamkeitslenkend oder stimmungs- verstärkend sein, die Größe oder Lage des Handlungsorts verdeutlichen oder sogar inhaltlich zur Geschichte beitragen. Auch können sie für surreale Szenen verwendet werden. Aus dieser Vielfalt von Einsatzmöglichkeiten chorischer Elemente leitet sich im zweiten Teil der Untersuchung ab, dass die Verwendung im Produktionsprozess eines Films frühzeitig und umfassend geplant und vorbereitet sein muss, um optimale Ergebnisse zu erzielen. Das betrifft das Casting geeigneter Sprecherinnen und Sprecher, die Wahl der idealen Aufnahmetechnik und die (Ton)-Regieführung. Der Exkurs der Arbeit zeigt weitere technische Möglichkeiten der Herstellung von Loop Groups auf, wie zum Beispiel „Sound Particles“ und beschreibt und bewertet Entwicklungen, die im Verlauf der Corona-Pandemie entstanden sind. Aufgrund dieser Ergebnisse lässt sich nun gezielter mit Loop Groups arbeiten, was anhand der Bachelorarbeit „Between Two Lines“ verdeutlicht wurde. KW - Loop-Group KW - Sounddesign Y2 - 2023 U6 - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37218 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37218 SP - 84 S1 - 84 ER - TY - THES U1 - Bachelor Thesis A1 - Boukhriss, Ihssen T1 - Entwurf eines Aufsteckmoduls für ein STM32 Nucleo Mikrocontroller Board mit einem 3,3V und 1,2V CAN-Transceiver N2 - Das hochgeladene Dokument ist ein Bericht zur Bachelorarbeit. Der Bericht dokumentiert die Erstellung sowie die Bearbeitung des Projekts, wobei am Ende die Ergebnisse gegeben und diskutiert werden. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-36932 U6 - https://doi.org/10.26205/opus-3693 DO - https://doi.org/10.26205/opus-3693 SP - 62 S1 - 62 ER -