TY - THES U1 - Bachelor Thesis A1 - Tijani, Sofiene T1 - VHDL-Implementierung der Arkussinusfunktion und der Division von Festkommazahlen nach dem CORDIC Algorithmus N2 - Im Rahmen dieser Arbeit werden digitale Schaltungen für die Berechnung von Quotienten und die Auswertung der Arkussinusfunktion entworfen und implementiert. Da diese für die Entwicklung eines kompakten Winkelsensors benötigt werden, wird für die Realisierung der CORDIC-Algotihmus verwendet, welcher die Umsetzung und die Funktionsauswertung mit geringem Hardwareaufwand auf einem FPGA erlaubt. Für die beiden Operationen wird in VHDL jeweils ein Modul entworfen und simuliert und abschließend auf einem Testboard überprüft. Durch die Simulation und die Tests wird die korrekte Funktion des Entwurfs sowie dessen Genauigkeit bei der Berechnung über einen weiten Arbeitsbereich verifiziert. Y2 - 2020 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29974 U6 - https://doi.org/10.26205/opus-2997 DO - https://doi.org/10.26205/opus-2997 SP - 61 S1 - 61 ER - TY - THES U1 - Bachelor Thesis A1 - Yigit, Alperen T1 - Temperaturstabile Bandgap-Spannungsreferenz mit stabilisiertem Differenzverstärker mit einer Referenzspannung von 1,2 V für die Verwendung in einem synchronen Buck-Konverter N2 - In dieser Arbeit wird eine temperaturstabile Bandgap-Spannungsreferenzschaltung (dt. Bandabstandsreferenz) mit stabilisiertem Differenzverstärker für einen synchronen Buck-Konverter (dt. Abwärtswandler) entwickelt, welcher eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 1,2 V umwandelt. Die Bandgap-Spannungsreferenzschaltung ist eine von vielen benötigten Komponenten des synchronen Buck-Konverters, welche im Rahmen dieser Arbeit entwickelt wurde und in die Schaltung des Buck-Konverters integriert werden soll. Für die Entwicklung und Simulation der Schaltung der Spannungsreferenz wird das Programm ,,Virtuoso 6.1-64b“ des Softwareherstellers ,,Cadence Design Systems“ verwendet. Cadence Design Systems, Inc. ist einer der weltweit größten Anbieter von Entwurfsautomatisierung elektronischer Systeme. Diese Software bietet Simulationsmodelle für alle im Abwärtswandler verwendeten Bauteile. N2 - In this thesis, a temperature-stable bandgap voltage reference circuit with stabilized differential amplifier is developed for a synchronous buck converter, which converts an input voltage of 3.3 V to an output voltage of 1.2 V. The bandgap voltage reference circuit is one of many required components of the synchronous buck converter, which has beeen developed in the framework of this thesis and will be integrated in the buck converter circuit. The "Virtuoso 6.1-64b" program of the software manufacturer "Cadence Design Systems" is used for the development and simulation bandgap voltage reference circuit. Cadence Design Systems, Inc. is one of the world's largest providers of design automation for electronic systems. This software provides simulation models for all components used in the step-down converter. KW - Bandgap KW - Abwärtswandler KW - Tiefsetzsteller KW - Referenzschaltung KW - buck converter Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31969 U6 - https://doi.org/10.26205/opus-3196 DO - https://doi.org/10.26205/opus-3196 SP - 79 S1 - 79 ER - TY - THES U1 - Bachelor Thesis A1 - Battai, Abdallah T1 - Steuerung eines Keithley 2400 Sourcemeters über eine RS-232 Schnittstelle mit Hilfe von SCPI Befehlen N2 - Control of a Keithley 2400 Sourcemeters via an RS-232 Interface using SCPI Commands Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-32977 U6 - https://doi.org/10.26205/opus-3297 DO - https://doi.org/10.26205/opus-3297 SP - 46 S1 - 46 ER - TY - THES U1 - Bachelor Thesis A1 - Ben Slimane, Nader T1 - Stabilisierung eines Low-Drop Out Spannungsreglers mit Hilfe eines Source-Folger basiertens Spannungsbuffers N2 - In dieser Arbeit wird ein Low-Dropout Spannungsregler für einen synchronen Abwärtswandler/Tiefsetzsteller (eng. Step-Down/Buck-Converter) entwickelt. Im Rahmen des Projektes soll ein integrierter Spannungsregler, der eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 3,1 V umwandelt, in einer 180nm CMOS Technologie entworfen werden. Für die Entwicklung und Simulation der Schaltung des Reglers wird das Programm „Virtuoso“ des Softwareherstellers „Cadence Design Systems“ verwendet. N2 - In this thesis, a Low-Dropout voltage regulator for a synchronous step-down/ buck converter is developed. During the main project, the integrated low dropout regulator, which converts an input voltage of 3.3 V into an output voltage of 3.1 V, is designed in a 180 nm CMOS technology and produced by United Microelectronics Corporation (UMC). Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33698 U6 - https://doi.org/10.26205/opus-3369 DO - https://doi.org/10.26205/opus-3369 SP - 61 S1 - 61 ER - TY - THES U1 - Master Thesis A1 - Koers, Lars T1 - Setup of test environments based on a Xilinx Zynq SoC for measuring the leakage current and for radiation qualifcation of SRAM based FPGAs N2 - This thesis discusses the development of test environments using Xilinx Zynq System on Chip (SoC) for measuring leakage currents and radiation qualification of Static Random Access Memory (SRAM) based Field Programmable Gate Arrays (FPGAs) at European Organisation for Nuclear Research (CERN). The effects of radiation on electronic components are explained, followed by an introduction to the FPGAs used. The GateMate FPGAs leakage current is measured in its application area with respect to temperature and core voltages. A comparable testing environment is used from the tester to the tested device, as it will later be used at CERN. The GateMate is being prepared in this setup for the finalization of radiation qualification at CERN, to be transferred later. For this purpose, the basic tests are explained and the outstanding tests are then carried out. The Lattice iCE40 UltraLite FPGA is used in an initial application test to determine its suitability for further radiation qualification tests at CERN. The analysis and presentation of the test results are followed by a summary and outlook. N2 - Diese Arbeit behandelt die Entwicklung von Testumgebungen mit einem Xlinix Zynq SoC zur Messung von Leckströmen sowie der Strahlenqualifizierung von SRAM basierten FPGAs am CERN. Zunächst werden die Effekte von Strahlung sowie deren Wirkung auf elektronische Komponenten erläutert. Anschließend wird eine Einführung in die verwendeten FPGAs gegeben. In der Durchführung wird der Leckstrom des GateMate FPGAs in seinem Einsatzbereich hinsichtlich Temperatur und Core-Spannungen gemessen. Es wird eine Testumgebung mit ähnlichen Verbindungen zwischen Tester und Testgerät verwendet, wie sie später bei Bestrahlungsstudien am CERN Anwendung findet. Der GateMate wird in diesem Setup für die Finalisierung der Strahlenqualifikation vorbereitet, um die spätere Inbetriebnahme am CERN zu beschleunigen. Dazu werden die Tests grundlegend erläutert und die noch ausstehenden im Anschluss durchgeführt. Der Lattice iCE40 UltraLite FPGA wird in einem ersten Applikationstest eingesetzt, um seine Eignung für weitere Tests zur Strahlenqualifikation am CERN zu bestimmen. Die Ergebnisse aller durchgeführten Tests werden ausgewertet und dargestellt. Abschließend wird eine Zusammenfassung mit Ausblick präsentiert. Y2 - 2024 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-38039 U6 - https://doi.org/10.26205/opus-3803 DO - https://doi.org/10.26205/opus-3803 SP - 136 S1 - 136 ER - TY - THES U1 - Bachelor Thesis A1 - Samdouni, Fouzya T1 - Realisierung einer UART zur CAN Kommunikationsbrücke mit Hilfe eines STM32 ARM Microcontrollers N2 - Diese Bachelorarbeit beschäftigte sich mit der Realisierung einer UART-zu-CAN-Kommunikationsbrücke mithilfe eines STM32L476RG ARM Mikrocontrollers. Ziel des Projekts war es, die Kommunikation zwischen zwei PCs und zwei Mikrocontrollern über UART und CAN zu ermöglichen. Die Arbeit umfasste die physische Verbindung der Komponenten, die Programmierung der Mikrocontroller mit Hilfe von STMCubeIDE und CubeMX sowie die Erstellung einer Benutzeroberfläche mit Qt Creator. Die CAN-Protokolleinheit im STM32L476RG Mikrocontroller spielte eine zentrale Rolle in diesem Projekt. Sie ermöglichte die CAN-Kommunikation nach erfolgreicher Konfiguration. Durch die Überwachung der Signale über ein Oszilloskop konnte die ordnungsgemäße Datenübertragung festgestellt werden. Die Arbeit präsentiert die Konfiguration der UART- und CAN-Schnittstellen sowie die Implementierung von Kommunikationsprotokollen, um Nachrichten zwischen den PCs und Mikrocontrollern auszutauschen. Die Ergebnisse zeigen, dass die Kommunikationsbrücke erfolgreich realisiert wurde und die Datenübertragung zuverlässig funktioniert. Diese Arbeit liefert somit einen wertvollen Beitrag zur Entwicklung von Kommunikationslösungen in eingebetteten Systemen und zeigt, wie Mikrocontroller effektiv für die Realisierung von Kommunikationsbrücken eingesetzt werden können. Dieses Projekt eröffnet Möglichkeiten für zukünftige Anwendungen, bei denen die Vernetzung von Mikrocontrollern und PCs erforderlich ist. N2 - This bachelor's thesis focused on the implementation of a UART-to-CAN communication bridge using an STM32L476RG ARM microcontroller. The project aimed to enable communication between two PCs and two microcontrollers via UART and CAN. The work included the physical connection of the components, programming the microcontrollers using STMCubeIDE and CubeMX, and creating a user interface with Qt Creator. The CAN protocol unit in the STM32L476RG microcontroller played a central role in the communication after successful configuration. By monitoring signals on the oscilloscope proper data transmission has been ensured. The thesis presents the configuration of the UART and CAN interfaces and the implementation of communication protocols to exchange messages between the PCs and microcontrollers. The results demonstrate the successful realization of the communication bridge, with reliable data transmission. This work, therefore, makes a valuable contribution to the development of communication solutions in embedded systems, demonstrating how microcontrollers can effectively realize communication bridges. This project opens avenues for future applications where networking microcontrollers and PCs is necessary. KW - Qt Creator KW - communication bridge KW - can KW - uart KW - stm32 KW - kommunikationsbrücke Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37664 U6 - https://doi.org/10.26205/opus-3766 DO - https://doi.org/10.26205/opus-3766 SP - 79 S1 - 79 ER - TY - THES U1 - Bachelor Thesis A1 - Smaalia, Mohamed Mansour T1 - Programmierung eines STM32-Mikrocontrollers als steuerbares Spannungsmessgerät mit SCPI-Schnittstelle N2 - Ziel dieser Bachelorarbeit ist es, einen Mikrocontroller mit integriertem A/D-Wandler so zu konfigurieren, dass er als Spannungsmessgerät verwendet werden kann, welches mit SCPI-Befehlen gesteuert werden kann. In diesem Projekt wird das STM32L476 Nucleo Board mit acht unabhängigen ADC Kanälen verwendet. Zur Kommunikation mit dem Board und zum Testen der Programmierung des Mikrocontrollers wurde eine Qt-Applikation entwickelt. Die Qt-Anwendung sendet einen Befehl an den Mikrocontroller. Der Mikrocontroller empfängt den Befehl und auf Basis dieses Befehls wird der entsprechende entsprechende Anweisung ausgeführt. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-36698 U6 - https://doi.org/10.26205/opus-3669 DO - https://doi.org/10.26205/opus-3669 SP - 80 S1 - 80 ER - TY - THES U1 - Bachelor Thesis A1 - Carpisan, Ümmühan T1 - Programmierung eines ESP32-Mikrocontrollers zur Überwachung einer Batteriespannung über die LoRaWAN Funktechnologie N2 - Im Rahmen dieser Abschlussarbeit wird die Kommunikation in LoRaWAN Funktechnologie getestet. Der Fokus ist hier die Programmierung eines ESP32- Mikrocontrollers, der LoRaWAN-Kommunikationsfähig ist und Spannungswerte an einer Batterie überwacht. Dabei ermöglicht es die Programmierung des ESP32, die Nutzdaten an einen Netzwerkserver zu senden. Der Abruf der Informationen erfolgt über einen Internetzugriff auf den Netzwerkserver. Zum Test wurde ein Labornetzgerät und eine Leiterplatte benutzt. Hierbei wurde die Spannung über einen ADC eingelesen und über LoRaWAN an den Netzwerkserver weitergeleitet. Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33268 U6 - https://doi.org/10.26205/opus-3326 DO - https://doi.org/10.26205/opus-3326 SP - 100 S1 - 100 ER - TY - THES U1 - Bachelor Thesis A1 - Noss, Julian T1 - Phasenstrommessung in der Antriebstechnik mittels Sigma-Delta Analog Digital Wandlung N2 - In dieser Arbeit wird die Entwicklung einer Filterstruktur in VHDL zur Auswertung eines Sigma-Delta gewandelten Signals dokumentiert. Dafür werden Funktionsweise, Aufbau und Verwendung des Modulators und des Filters dargestellt. Zur Überprüfung wird der Filter sowohl simuliert als auch auf einem Arty Z7 FPGA Board ausgeführt und der Ausgang über einen DAC mit einem Oszilloskop gemessen. Y2 - 2024 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37984 U6 - https://doi.org/10.26205/opus-3798 DO - https://doi.org/10.26205/opus-3798 SP - 82 S1 - 82 ER - TY - CHAP U1 - Buchbeitrag A1 - Höttger, Robert A1 - Igel, Burkhard A1 - Spinczyk, Olaf T1 - On reducing busy waiting in AUTOSAR via task-release-delta-based runnable reordering T2 - Proceedings of the 2017 Design, Automation & Tes in Europe (DATE) : 27-31 March 2017, Swisstech, Lausanne, Switzerland Y1 - 2017 SP - 1510 EP - 1515 PB - IEEE CY - Piscataway, NJ ER - TY - THES U1 - Bachelor Thesis A1 - Schreiter, Lucas T1 - Konzepte zur Steigerung der Resilienz gegenüber strahleninduzierten Logikfehlern des MOPS-HUB FPGA Entwurfs im Kontrollsystem des ATLAS Pixeldetektors N2 - Diese Arbeit beschäftigt sich mit zwei Konzepten zur Steigerung der Resilienz gegenüber strahleninduzierten Logikfehlern des MOPS-HUB FPGA Entwurfs im Kontrollsystem des ATLAS Pixeldetektors am CERN. Um die Genauigkeit und Zuverlässigkeit der Detektordaten zu gewährleisten, müssen die elektronischen Systeme robust und fehlertolerant gegenüber einer strahlenbelasteten Umgebung sein. Zum einen wird die Möglichkeit der partiellen Rekonfiguration von Xilinx FPGAs als Methode zur Fehlerbereinigung des FPGA Konfigurationsspeichers näher vorgestellt. Es wurde ein Testentwurf und ein Programm zur teilweisen Rekonfiguration des FPGA aus der Anwenderlogik heraus mittels ICAP entwickelt. Als zweites Konzept wurde sich mit der Anwendung von TMR auf den MOPS-HUB Entwurf beschäftigt. Es wurden Tools entworfen, welche den manuellen Aufwand der Implementierung von TMR reduzieren und bei der Validierung unterstützen. N2 - This work deals with two concepts for increasing the resilience to radiation-induced logic errors of the MOPS-HUB FPGA design in the control system of the ATLAS pixel detector at CERN. To ensure the accuracy and reliability of the detector data, the electronic systems must be robust and fault-tolerant to a irradiated environment. Firstly, the possibility of partial reconfiguration of Xilinx FPGAs is presented in more detail as a method to correct errors in the FPGA configuration memory. A test design and a program for partial reconfiguration of the FPGA from the user logic using ICAP was developed. As a second concept, the implementation of TMR on the MOPS-HUB design. Tools were designed that reduce the manual effort of implementing TMR and support validation. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33932 U6 - https://doi.org/10.26205/opus-3393 DO - https://doi.org/10.26205/opus-3393 SP - 80 S1 - 80 ER - TY - THES U1 - Bachelor Thesis A1 - Nurullah, Özkan T1 - Konfiguration und Inbetriebnahme des FTDI 2232H Mini Moduls als I2C Schnittstelle N2 - In dieser Arbeit wird der Aufbau einer Verbindung zwischen einem Linux Rechner unter Verwendung der Programmierumgebung QT-Creator und der D2XX Bibliothek erläutert. Anschließend wird das Mini Modul als I2C-Schnittstelle konfiguriert, und für die Kommunikation mit dem Speicherbaustein EEPROM 24LC256 über das I2C Protokoll verwendet. Zur Umsetzung dieser Ziele wurde eine GUI zur Steuerung des Mini Moduls programmiert und eine Testplatine für die Platzierung der benötigten Bauteile erstellt. Die mit der GUI programmierte Applikationssoftware erlaubte zunächst nur die Aktivierung von einzelnen LEDs, die auf der Platine angebracht und mit dem Mini-Modul verbunden waren. Schließlich wurde die GUI und die Applikationssoftware um die Ansteuerung des Mini Moduls als I2C-Schnittstelle erweitert, so dass eine I2C Datenübertragung gestartet und die empfangenen Daten ausgewertet werden konnten. Als letztes wurde der Datentransfer anhand eines Oszilloskops überwacht und analysiert. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30651 U6 - https://doi.org/10.26205/opus-3065 DO - https://doi.org/10.26205/opus-3065 SP - 108 S1 - 108 ER - TY - THES U1 - Bachelor Thesis A1 - Ben Hamouda, Omar T1 - Konfiguration eines STM32-Mikrocontrollers als ein-stellbare Referenzspannungsquelle mit SCPI-Schnittstelle N2 - Konfiguration eines STM32-Mikrocontrollers als einstellbare Referenzspannungsquelle mit SCPI-Schnittstelle Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-32890 U6 - https://doi.org/10.26205/opus-3289 DO - https://doi.org/10.26205/opus-3289 SP - 73 S1 - 73 ER - TY - THES U1 - Bachelor Thesis A1 - Kiyak, Mehmet T1 - Konfiguration einer GNU RISC-V Toolchain für die Programmierung eines Sipeed Longan Nano Mikrocontroller-Boards in der Eclipse IDE N2 - Diese Arbeit beschäftigt sich mit der Konfiguration der GNU RISC-V Toolchain für die erste Programmierung des Entwicklungsboards Sipeed Longan Nano in der Eclipse Entwicklungsumgebung. In diesem Zusammenhang wurde der Aufbau eines Mikrocontrollers, der Ablauf der Erstellung von Software und die Konfiguration der GNU RISC-V Toolchain für die Programmierung der RGB LED des Entwicklungsboards beschrieben. Dazu gehört das Linker-Script, die Vektortabelle und der Startcode. N2 - This thesis focuses on the configuration of the GNU RISC-V toolchain for the first programming of the development board Sipeed Longan Nano in the Eclipse development environment. In this context, the structure of a microcontroller, the process of creating a software and the configuration of the GNU RISC-V toolchain for programming the RGB LED of the development board were described. This includes the linker script, the vector table and the start code. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31230 U6 - https://doi.org/10.26205/opus-3123 DO - https://doi.org/10.26205/opus-3123 SP - 81 S1 - 81 ER - TY - THES U1 - Master Thesis A1 - Brünger, Fabian T1 - Integration eines Hardwarebeschleunigers für Maschinelles Lernen in einen RISC-V RV32IM Prozessor über Memory-Mapped Register N2 - Im Rahmen dieser Arbeit wurde eine Analyse auf Register Transfer Level (RTL) Ebene des vom Fraunhofer IMS in Verilog entwickelten RV32IM RISC-V Prozessors durchgeführt und der Configurable Accelerator Engine for Convolution Operations (Caeco) als Hardware-Beschleuniger für Maschinelles Lernen (ML) integriert. Das Design wurde speziell auf das Lesen von Caecodaten und auf das Interrupt-Verhalten getestet und verifiziert. Das Schreiben von Caecodaten wurde zwar auf RTL Ebene simuliert, allerdings nicht auf dem Field Programmable Gate Arrays (FPGA) verifiziert. Durch einen erarbeiteten Hardware- und Software-Entwicklungsfluss werden beide Stränge optimiert und parallelisiert. Die Hardware-Entwicklung wurde in eine Gitlab Development and Operations (DevOps) Umgebung integriert, wodurch das Design im Project Batch Flow Modus der Vivado 2020.1 IDE automatisiert simuliert, synthetisiert und auf der Entwicklungsplatine Nexys4 DDR implementiert wird. Die Verifizierungsgrundlage bildet der entwickelte Programm- Code, der für die RTL Simulation, für die Simulation im Instruktionssimulator riscvOVPsim der Firma Imperas und dem Debugging des Designs auf dem FPGA genutzt wird. Letzteres wurde in der Eclipse IDE durchgeführt, wobei der JTAG Olimex ARM-USB-Tiny-H Adapter als Debug-Schnittstelle eingesetzt worden ist. Die Schnittstelle der beiden Entwicklungsstränge bilden zwei eigens geschriebene Rust Programme und das Xilinx Programm data2mem, durch die die kompilierten ELF Dateien in xilinx-kompatible MEM bzw. COE Dateien umgewandelt werden. Y2 - 2020 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29988 U6 - https://doi.org/10.26205/opus-2998 DO - https://doi.org/10.26205/opus-2998 SP - 150 S1 - 150 ER - TY - THES U1 - Bachelor Thesis A1 - Tas, Yunus T1 - Härtung eines KI Hardware Beschleunigers gegen strahleninduzierte Bitfehler N2 - In dieser Arbeit wird die Strahlenhärtung eines KI Hardware Beschleunigers beschreiben, in dem das Design mit dem Triple Modular Redundancy Generator Toolset (TMRG) vollständig tripliziert wird. Anschließend wird das triplizierte Design mit einer statischen und einer dynamischen Verifikation auf die korrekte Art der Triplizierung und seiner Funktionsweise untersucht. Zuletzt werden Simulationen mit drei verschiedenen Injektionstypen durchgeführt, in dem die tatsächliche Funktion der Voter durch Injektion von Single Event Upsets geprüft wird. N2 - In this work, the radiation hardening of an AI hardware accelerator is described in which the design is fully triplicated using the Triple Modular Redundancy Generator Toolset (TMRG). Then, the triplicated design is examined with a static and a dynamic approach to verify the correct way of triplicating and its operation. Finally, simulations with three different injection types are performed, in which the actual function of the voter is tested by injecting single event upsets. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37271 U6 - https://doi.org/10.26205/opus-3727 DO - https://doi.org/10.26205/opus-3727 SP - 71 S1 - 71 ER - TY - THES U1 - Bachelor Thesis A1 - Mneja, Mehdi T1 - FPGA-Implementierung einer Ringoszillator basierten Physically Unclonable Function N2 - Physical Unclonable Functions (PUFs) sind Schaltkreisprimitive, die abhängig von den unkontrollierbaren Schwankungen im Herstellungsprozess chip-spezifische und einzigartige Ausgaben erzeugen. Diese kostengünstigen und hocheffizienten Strukturen haben eine breite Palette von Anwendungsbereichen einschließlich Authentifizierung, Schlüsselgenerierung und IP-Schutz. In dieser Arbeit geht es um die FPGA-Implementierung einer Ringoszillator basierten Physically Unclonable Function, die mit dem Yosys-Framework auf einem Gatemate FPGA der Firma Cologne Chip implementiert werden soll. Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33271 U6 - https://doi.org/10.26205/opus-3327 DO - https://doi.org/10.26205/opus-3327 ER - TY - THES U1 - Bachelor Thesis A1 - Karmadi, Idriss T1 - FPGA Implementierung einer SRAM basierten Physically Unclonable Function N2 - Die vorliegende Arbeit befasst sich mit der FPGA Implementierung einer SRAM basierten Physically Unclonable Function, welche unter Verwendung der Synthesesoftware Yosys umgesetzt werden soll. Nach einer notwendigen Einführung in das GateMate FPGA 1A1 wird ein umfassender Überblick auf ein Block RAM (BRAM) gegeben. Basierend auf der VHDL Sprache wird ein Modul erstellt, das aus verschiedenen Untermodulen besteht, um die Daten des BRAMs über eine serielle Schnittstelle zu transferieren. Als Ergebnis werden die Daten ausgelesen und ausgewertet. Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-32932 U6 - https://doi.org/10.26205/opus-3293 DO - https://doi.org/10.26205/opus-3293 SP - 63 S1 - 63 CY - Dortmund ER - TY - THES U1 - Master Thesis A1 - Drissi El Bouzaidi, Achraf T1 - Entwurf von seriellen Schnittstellen zur Konfiguration und Test integrierter Schaltkreise N2 - Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG (Joint Test Action Group) Protokolls in Verilog. Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie die Grundschaltung implementiert wurde und wie die implementierten Module genutzt werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der Simulation von Testfällen und einer Zusammenfassung der Ergebnisse. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33685 U6 - https://doi.org/10.26205/opus-3368 DO - https://doi.org/10.26205/opus-3368 SP - 148 S1 - 148 ER - TY - THES U1 - Bachelor Thesis A1 - Eroglu, Oguz T1 - Entwurf von Leiterplatten für die Versorgung und Auslesung eines optischen Winkelgebers N2 - Diese Bachelorarbeit beschreibt den Entwurf von Leiterplatten mit Altium Designer für die Auslesung eines Poldi- Sensors. Die Leiterplatte aus der Betrieblichen Praxis, auf der die Spannungsversorgung des Sensorsystems implementiert wurde, wurde überarbeitet und es wurden zwei Auslesekanäle der Poldi Platine implementiert und getestet. Für die Ausgänge der Spannungsversorgung auf der ersten Platine werden Terminalblöcke verwendet. Die neu entworfenen Leiterplatten mit den Auslesekanälen des Poldi- Sensors können damit verbunden werden, um versorgt zu werden. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33527 U6 - https://doi.org/10.26205/opus-3352 DO - https://doi.org/10.26205/opus-3352 SP - 66 S1 - 66 ER -