TY - RPRT U1 - Forschungsbericht A1 - Opel, Harald A1 - Bieseke, Tobias T1 - storyLAB kiU Startbericht 2016-2018 N2 - Die ersten beiden Jahre nach Start und feierlicher Eröffnung ist das kiU einen mutigen, mitunter riskanten Weg gegangen. Große Investitionen in Technologie und in kompetentes Personal für öffentlichkeitswirksame Projekte. Dieser Bericht gibt eine Übersicht über diese erste Phase. KW - storyLAB kiU KW - Jahresbericht 2016 - 2018 KW - künstlerische Forschung Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37176 U6 - https://doi.org/10.26205/opus-3717 DO - https://doi.org/10.26205/opus-3717 SP - 54 S1 - 54 ER - TY - THES U1 - Bachelor Thesis A1 - Guellaf, Othmane T1 - Entwicklung einer Ansteuerung eines an einem FPGA angeschlossenen DA-Wandlers unter Nutzung einer QT-Anwendung N2 - Ziel dieser Arbeit ist, die Entwicklung einer DA-Wandler-Ansteuerung unter Nutzung einer Qt-Anwendung. Diese Arbeit ist eine Fortsetzung des im Rahmen der betrieblichen Praxis durchgeführten Projektes, in dessen Rahmen die Steuerung eines Digital-Ana-log-Wandlers in VHDL entworfen wurde. Die beiden Arbeiten sind wiederum Bestandteil des POLDI-Projekts, welches zum Ziel hat mit Hilfe von polarisiertem Licht einen berührungslosen Win-kelsensor zu entwickeln. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30664 U6 - https://doi.org/10.26205/opus-3066 DO - https://doi.org/10.26205/opus-3066 SP - 44 S1 - 44 ER - TY - THES U1 - Master Thesis A1 - Lippold, Markus T1 - Entwurf einer Delay-Locked Loop für die Nutzung als Time-to- Digital Converter in einer Time-of-Flight Anwendung in 350nm CMOS Technologie N2 - Im Rahmen dieser Masterthesis wird eine Delay-Locked Loop von einem idealen Aufbau über Verilog-A Modellen bis hin zur realen Umsetzung entworfen. Diese Delay-Locked Loop (DLL) wird für die Nutzung in einem Time-to-Digital Converter (TDC) mit Local-Passiv-Interpolation, entwickelt. Mit Hilfe des TDC soll eine Verzögerungszeit bei einer Time-of-Flight Anwendung ermittelt werden. Hauptbestandteil dieser Arbeit ist es, eine Charge Pump zu implementieren, welche eine geringe Auswirkung auf die Phasenverschiebung der Regelschleife aufgrund von parasitären Eigenschaften im Schaltmoment aufweist. Zudem wird für die Stromregelung innerhalb der Charge Pump ein präziser Transkonduktanzverstärker (OTA) mit einem hohen Eingangsspannungsbereich implementiert. Für die Entkopplung der Verzögerungskette als Last von der Filterspannung wird ein Low-Dropout Spannungsregler (LDO) entwickelt. Im Verlauf der Arbeit hat sich gezeigt, dass eine Charge Pump, aufgebaut mit einem differentiellen Stromzweig, aufgrund des konstant fließenden Stroms die geringsten parasitären Einflüsse aufweist. Innerhalb dieser Charge Pump wird ein gefalteter Transkonduktanzverstärker als Spannungsfolger genutzt, um das Potential in den Zweigen der differentiellen Stufe aneinander anzugleichen und somit die Einflüsse im Schaltmoment zu verringern. Zusätzlich erfolgt über diesen Verstärker eine exakte Stromanpassung der UP- und DOWN-Ströme. Für die Umsetzung der Verzögerungskette wird das Rauschverhalten verschiedener CMOSInverter bezüglich Phasenrauschen und Jitter simuliert. Aufgrund dieser Simulationen ist der differentielle Inverter mit NMOS-Kreuzkopplung für die Umsetzung der Delay-Line ausgewählt worden. Die real aufgebaute Delay-Locked Loop wird nach der Spezifikation für Automobilanwendungen in einem Temperaturbereich von -50°C bis 120°C simuliert. Zusätzlich werden globale und lokale prozessbedingte Variation berücksichtigt. Bei dieser Simulation stellt sich eine maximale Phasenverschiebung zur Referenzperiodendauer von 218 ps ein. Dies entspricht bei einer Referenzfrequenz von 25 MHz einer Abweichung von ca. 0,5 % und führt zu einem Messfehler der Delay-Locked Loop von 3 cm. Somit könnte im schlechtesten Fall ein Objekt von der ToF-Kamera mit einem Fehler von 3 cm detektiert werden. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30508 U6 - https://doi.org/10.26205/opus-3050 DO - https://doi.org/10.26205/opus-3050 SP - 120 S1 - 120 ER - TY - THES U1 - Master Thesis A1 - Krause, Matthias T1 - Entwicklung eines Delay-Locked Loop basierten Time-to- Digital Converters mit Sub-Gate-Delay Auflösung für eine Time-of-Flight Anwendung in 350 nm CMOS Technologie N2 - In dieser Thesis wird ein Time-to-Digital Converter mit einer Sub-Gate-Delay Auflösung, also einer höheren Auflösung als die Durchlaufzeit eines in dieser Prozesstechnik realisierten Inverters, mithilfe verschiedener Ansätze, wie dem Vernier TDC oder dem Local Passive Interpolation TDC, untersucht. Hierbei wird eine Delay-Locked Loop genutzt, um die Durchlaufzeit der jeweiligen Inverterkette zu regeln. Der Vorteil dieses Ansatzes ist, dass die Durchlaufzeit auch bei PVT-Variationen, also Variation der Prozesscorner, Versorgungsspannung und Temperatur, auf die Referenzperiodendauer eingestellt wird. Somit sind lokale Prozessabweichungen die vorherrschende Quelle für Ungenauigkeiten in der Auflösung des TDC. Die Auflösung kann mithilfe der differentialen und integralen Nichtlinearität beschrieben und ausgewertet werden. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30496 U6 - https://doi.org/10.26205/opus-3049 DO - https://doi.org/10.26205/opus-3049 SP - 107 S1 - 107 ER - TY - THES U1 - Master Thesis A1 - Rizwan, Ahmad T1 - Analog and Digital CMOS Circuit Design for the Control System of ATLAS Pixel Detector N2 - This Master thesis is part of an effort to implement the planned upgrade High- Luminosity Large Hadron Collider (HL-LHC) at CERN Geneva/Switzerland. The ATLAS Pixel Detector which is installed at the LHC is also getting among others a new detector control system (DCS) update. Each module in the Detector Control System will have an integrated DCS chip which includes on-chip shunt and Linear regulators, ADC, bypass transistor and a modified I2C slave node. In this master thesis, Shunt and Linear regulators are explained and simulated using the Globalfoundaries 130nm CMOS designkit. A Kuijk bandgap reference based Power-On-Reset (POR) circuit is explained and designed in detail. The design of the POR includes an implementation with CMOS instead of diodes or bipolar transistors. It was simulated using Globelfoundaries 130nm CMOS designkit. Finally, a layout was developed for fabrication. The DCS system needs DCS bridge controllers which include a Controller Area Network (CAN) node and a modified I2C master node. For this purpose CAN and CANopen standards are explained in detail for implementation. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30554 U6 - https://doi.org/10.26205/opus-3055 DO - https://doi.org/10.26205/opus-3055 SP - 114 S1 - 114 ER - TY - THES U1 - Bachelor Thesis A1 - Mokrane, Oussama T1 - Entwicklung eines Low-Side Komparators für einen Sägezahngenerator zur Verwendung in einem Tiefsetzsteller in 180nm CMOS Technologie N2 - In dieser Arbeit wird ein Low-Side Komparator entwickelt. Der Low Side Komparator wird in die integrierte Schaltung eines Sägezahngenerators eingesetzt zur Verwendung in einem Tiefsetzsteller, welcher in einer 180nm CMOS Technologie entworfen worden ist und durch die Firma United Microelectronics Corporations (UMC) produziert werden soll. Für die Entwicklung und Simulation der Schaltung des Komparators wird das Programm ,"Virtuoso 6.1-64b" des Softwareherstellers "Cadence Design Systems" verwendet. Cadence Design Systems, Inc. ist einer der weltweit größten Anbieter von Entwurfsautomatisierung elektronischer Systeme. Diese Software bietet Simulationsmodelle für alle im Tiefsetzsteller verwendeten Bauteile. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30476 U6 - https://doi.org/10.26205/opus-3047 DO - https://doi.org/10.26205/opus-3047 SP - 63 S1 - 63 ER - TY - THES U1 - Bachelor Thesis A1 - Deniz, Sahin T1 - Entwurf eines Low-Drop Out Regulators in 180nm CMOS Technologie für die Verwendung in einem synchronen DC-DC Spannungswandler N2 - In dieser Arbeit wird ein Low-Dropout Spannungsregler für einen synchronen Abwärtswandler/ Tiefsetzsteller (eng. step-down/Buck-Converter) entwickelt. Im Rahmen des Projektes soll der integrierte Spannungsregler, der eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 1,2 V umwandelt, in einer 180nm CMOS Technologie entworfen werden. Für die Entwicklung und Simulation der Schaltung des Reglers wird das Programm „Virtuoso“ des Softwareherstellers „Cadence Design Systems“ verwendet. Cadence Design Systems, Inc. ist einer der weltweit größten Anbieter von Entwurfsautomatisierung elektronischer Systeme. Diese Software bietet Simulationsmodelle für alle im Abwärtswandler verwendeten Bauteile. Y2 - 2018 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30423 U6 - https://doi.org/10.26205/opus-3042 DO - https://doi.org/10.26205/opus-3042 SP - 86 S1 - 86 ER - TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - begutachtet (reviewed) A1 - Beenken, Matthias A1 - Lüger, Reinhardt T1 - Das kundenorientierte Versicherungsunternehmen und die IDD JF - Zeitschrift für Versicherungswesen Y1 - 2018 U6 - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29341 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29341 SN - 0514-2784 SS - 0514-2784 VL - 69 (2018) IS - 3 SP - 81 EP - 84 ER - TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - begutachtet (reviewed) A1 - Beenken, Matthias A1 - Durchholz, Christian T1 - Interessenkonflikte des Sachwalters JF - Zeitschrift für Versicherungswesen Y1 - 2018 U6 - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29353 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29353 SN - 0514-2784 SS - 0514-2784 VL - 69 (2018) IS - 12 SP - 370 EP - 372 ER - TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - begutachtet (reviewed) A1 - Beenken, Matthias A1 - Lüger, Reinhardt T1 - Wie kontrolliert man den Lernerfolg? JF - Zeitschrift für Versicherungswesen Y1 - 2018 U6 - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29365 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29365 SN - 0514-2784 SS - 0514-2784 VL - 69 (2018) IS - 17 SP - 509 EP - 512 ER -