TY - THES U1 - Bachelor Thesis A1 - Ben Slimane, Nader T1 - Stabilisierung eines Low-Drop Out Spannungsreglers mit Hilfe eines Source-Folger basiertens Spannungsbuffers N2 - In dieser Arbeit wird ein Low-Dropout Spannungsregler für einen synchronen Abwärtswandler/Tiefsetzsteller (eng. Step-Down/Buck-Converter) entwickelt. Im Rahmen des Projektes soll ein integrierter Spannungsregler, der eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 3,1 V umwandelt, in einer 180nm CMOS Technologie entworfen werden. Für die Entwicklung und Simulation der Schaltung des Reglers wird das Programm „Virtuoso“ des Softwareherstellers „Cadence Design Systems“ verwendet. N2 - In this thesis, a Low-Dropout voltage regulator for a synchronous step-down/ buck converter is developed. During the main project, the integrated low dropout regulator, which converts an input voltage of 3.3 V into an output voltage of 3.1 V, is designed in a 180 nm CMOS technology and produced by United Microelectronics Corporation (UMC). Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33698 U6 - https://doi.org/10.26205/opus-3369 DO - https://doi.org/10.26205/opus-3369 SP - 61 S1 - 61 ER - TY - THES U1 - Bachelor Thesis A1 - Samdouni, Fouzya T1 - Realisierung einer UART zur CAN Kommunikationsbrücke mit Hilfe eines STM32 ARM Microcontrollers N2 - Diese Bachelorarbeit beschäftigte sich mit der Realisierung einer UART-zu-CAN-Kommunikationsbrücke mithilfe eines STM32L476RG ARM Mikrocontrollers. Ziel des Projekts war es, die Kommunikation zwischen zwei PCs und zwei Mikrocontrollern über UART und CAN zu ermöglichen. Die Arbeit umfasste die physische Verbindung der Komponenten, die Programmierung der Mikrocontroller mit Hilfe von STMCubeIDE und CubeMX sowie die Erstellung einer Benutzeroberfläche mit Qt Creator. Die CAN-Protokolleinheit im STM32L476RG Mikrocontroller spielte eine zentrale Rolle in diesem Projekt. Sie ermöglichte die CAN-Kommunikation nach erfolgreicher Konfiguration. Durch die Überwachung der Signale über ein Oszilloskop konnte die ordnungsgemäße Datenübertragung festgestellt werden. Die Arbeit präsentiert die Konfiguration der UART- und CAN-Schnittstellen sowie die Implementierung von Kommunikationsprotokollen, um Nachrichten zwischen den PCs und Mikrocontrollern auszutauschen. Die Ergebnisse zeigen, dass die Kommunikationsbrücke erfolgreich realisiert wurde und die Datenübertragung zuverlässig funktioniert. Diese Arbeit liefert somit einen wertvollen Beitrag zur Entwicklung von Kommunikationslösungen in eingebetteten Systemen und zeigt, wie Mikrocontroller effektiv für die Realisierung von Kommunikationsbrücken eingesetzt werden können. Dieses Projekt eröffnet Möglichkeiten für zukünftige Anwendungen, bei denen die Vernetzung von Mikrocontrollern und PCs erforderlich ist. N2 - This bachelor's thesis focused on the implementation of a UART-to-CAN communication bridge using an STM32L476RG ARM microcontroller. The project aimed to enable communication between two PCs and two microcontrollers via UART and CAN. The work included the physical connection of the components, programming the microcontrollers using STMCubeIDE and CubeMX, and creating a user interface with Qt Creator. The CAN protocol unit in the STM32L476RG microcontroller played a central role in the communication after successful configuration. By monitoring signals on the oscilloscope proper data transmission has been ensured. The thesis presents the configuration of the UART and CAN interfaces and the implementation of communication protocols to exchange messages between the PCs and microcontrollers. The results demonstrate the successful realization of the communication bridge, with reliable data transmission. This work, therefore, makes a valuable contribution to the development of communication solutions in embedded systems, demonstrating how microcontrollers can effectively realize communication bridges. This project opens avenues for future applications where networking microcontrollers and PCs is necessary. KW - Qt Creator KW - communication bridge KW - can KW - uart KW - stm32 KW - kommunikationsbrücke Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37664 U6 - https://doi.org/10.26205/opus-3766 DO - https://doi.org/10.26205/opus-3766 SP - 79 S1 - 79 ER - TY - THES U1 - Bachelor Thesis A1 - Smaalia, Mohamed Mansour T1 - Programmierung eines STM32-Mikrocontrollers als steuerbares Spannungsmessgerät mit SCPI-Schnittstelle N2 - Ziel dieser Bachelorarbeit ist es, einen Mikrocontroller mit integriertem A/D-Wandler so zu konfigurieren, dass er als Spannungsmessgerät verwendet werden kann, welches mit SCPI-Befehlen gesteuert werden kann. In diesem Projekt wird das STM32L476 Nucleo Board mit acht unabhängigen ADC Kanälen verwendet. Zur Kommunikation mit dem Board und zum Testen der Programmierung des Mikrocontrollers wurde eine Qt-Applikation entwickelt. Die Qt-Anwendung sendet einen Befehl an den Mikrocontroller. Der Mikrocontroller empfängt den Befehl und auf Basis dieses Befehls wird der entsprechende entsprechende Anweisung ausgeführt. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-36698 U6 - https://doi.org/10.26205/opus-3669 DO - https://doi.org/10.26205/opus-3669 SP - 80 S1 - 80 ER - TY - THES U1 - Bachelor Thesis A1 - Schreiter, Lucas T1 - Konzepte zur Steigerung der Resilienz gegenüber strahleninduzierten Logikfehlern des MOPS-HUB FPGA Entwurfs im Kontrollsystem des ATLAS Pixeldetektors N2 - Diese Arbeit beschäftigt sich mit zwei Konzepten zur Steigerung der Resilienz gegenüber strahleninduzierten Logikfehlern des MOPS-HUB FPGA Entwurfs im Kontrollsystem des ATLAS Pixeldetektors am CERN. Um die Genauigkeit und Zuverlässigkeit der Detektordaten zu gewährleisten, müssen die elektronischen Systeme robust und fehlertolerant gegenüber einer strahlenbelasteten Umgebung sein. Zum einen wird die Möglichkeit der partiellen Rekonfiguration von Xilinx FPGAs als Methode zur Fehlerbereinigung des FPGA Konfigurationsspeichers näher vorgestellt. Es wurde ein Testentwurf und ein Programm zur teilweisen Rekonfiguration des FPGA aus der Anwenderlogik heraus mittels ICAP entwickelt. Als zweites Konzept wurde sich mit der Anwendung von TMR auf den MOPS-HUB Entwurf beschäftigt. Es wurden Tools entworfen, welche den manuellen Aufwand der Implementierung von TMR reduzieren und bei der Validierung unterstützen. N2 - This work deals with two concepts for increasing the resilience to radiation-induced logic errors of the MOPS-HUB FPGA design in the control system of the ATLAS pixel detector at CERN. To ensure the accuracy and reliability of the detector data, the electronic systems must be robust and fault-tolerant to a irradiated environment. Firstly, the possibility of partial reconfiguration of Xilinx FPGAs is presented in more detail as a method to correct errors in the FPGA configuration memory. A test design and a program for partial reconfiguration of the FPGA from the user logic using ICAP was developed. As a second concept, the implementation of TMR on the MOPS-HUB design. Tools were designed that reduce the manual effort of implementing TMR and support validation. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33932 U6 - https://doi.org/10.26205/opus-3393 DO - https://doi.org/10.26205/opus-3393 SP - 80 S1 - 80 ER - TY - THES U1 - Bachelor Thesis A1 - Tas, Yunus T1 - Härtung eines KI Hardware Beschleunigers gegen strahleninduzierte Bitfehler N2 - In dieser Arbeit wird die Strahlenhärtung eines KI Hardware Beschleunigers beschreiben, in dem das Design mit dem Triple Modular Redundancy Generator Toolset (TMRG) vollständig tripliziert wird. Anschließend wird das triplizierte Design mit einer statischen und einer dynamischen Verifikation auf die korrekte Art der Triplizierung und seiner Funktionsweise untersucht. Zuletzt werden Simulationen mit drei verschiedenen Injektionstypen durchgeführt, in dem die tatsächliche Funktion der Voter durch Injektion von Single Event Upsets geprüft wird. N2 - In this work, the radiation hardening of an AI hardware accelerator is described in which the design is fully triplicated using the Triple Modular Redundancy Generator Toolset (TMRG). Then, the triplicated design is examined with a static and a dynamic approach to verify the correct way of triplicating and its operation. Finally, simulations with three different injection types are performed, in which the actual function of the voter is tested by injecting single event upsets. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37271 U6 - https://doi.org/10.26205/opus-3727 DO - https://doi.org/10.26205/opus-3727 SP - 71 S1 - 71 ER - TY - THES U1 - Master Thesis A1 - Drissi El Bouzaidi, Achraf T1 - Entwurf von seriellen Schnittstellen zur Konfiguration und Test integrierter Schaltkreise N2 - Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG (Joint Test Action Group) Protokolls in Verilog. Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie die Grundschaltung implementiert wurde und wie die implementierten Module genutzt werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der Simulation von Testfällen und einer Zusammenfassung der Ergebnisse. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33685 U6 - https://doi.org/10.26205/opus-3368 DO - https://doi.org/10.26205/opus-3368 SP - 148 S1 - 148 ER - TY - THES U1 - Bachelor Thesis A1 - Eroglu, Oguz T1 - Entwurf von Leiterplatten für die Versorgung und Auslesung eines optischen Winkelgebers N2 - Diese Bachelorarbeit beschreibt den Entwurf von Leiterplatten mit Altium Designer für die Auslesung eines Poldi- Sensors. Die Leiterplatte aus der Betrieblichen Praxis, auf der die Spannungsversorgung des Sensorsystems implementiert wurde, wurde überarbeitet und es wurden zwei Auslesekanäle der Poldi Platine implementiert und getestet. Für die Ausgänge der Spannungsversorgung auf der ersten Platine werden Terminalblöcke verwendet. Die neu entworfenen Leiterplatten mit den Auslesekanälen des Poldi- Sensors können damit verbunden werden, um versorgt zu werden. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33527 U6 - https://doi.org/10.26205/opus-3352 DO - https://doi.org/10.26205/opus-3352 SP - 66 S1 - 66 ER - TY - THES U1 - Bachelor Thesis A1 - Yaman, Nurullah T1 - Entwurf eines Testsystems zur Charakterisierung der Komponenten des Monitoring of Pixel System Chips im ATLAS Pixeldetektor am LHC N2 - Diese Bachelorarbeit beschreibt den Entwurf eines Testsystems zur Charakterisierung der Komponenten des MOPS-Chips, der im ATLAS Pixeldetektor am LHC eingesetzt werden soll. Der erste Schritt dazu war der Entwurf einer Leiterplatte mit Hilfe von Altium Designer. Mit Hilfe dieser Leiterplatte konnten dann die Komponenten des MOPS-Chips durch Messreihen auf ihre Funktionalität getestet und charakterisiert werden. N2 - This bachelor thesis describes the design of a test system to characterise the components of the MOPS chip to be used in the ATLAS pixel detector at the LHC. The first step was to design a PCB using Altium Designer. With the help of this circuit board, the components of the MOPS chip could then be tested and characterised for their functionality through series of measurements. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33700 U6 - https://doi.org/10.26205/opus-3370 DO - https://doi.org/10.26205/opus-3370 SP - 89 S1 - 89 ER - TY - THES U1 - Master Thesis A1 - Christiani, Stanislav T1 - Entwurf eines integrierten 3-Level Abwärtswandlers in einer 180nm CMOS Technologie N2 - In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen. N2 - In this thesis, an analysis of a 3-level buck converter under ideal and real conditions is presented. Under ideal conditions, the duty cycle, the inductance and capacitance of the LC element, the current ripple, the output voltage ripple, the voltage and voltage ripple on the flying capacitor, and the loop-gain function of the 3-level buck converter are discussed and derived. Under real operations, the implementation of the flying capacitor and the timing mismatch between the two switching signals are discussed. The loop-gain function of the PID compensator is described and derived in detail. The aim of this work is to develop a 3-level buck converter in a 180nm CMOS technology with "Cadence Virtuoso" software and to analyze it by simulations. With an input voltage of 3 V, the converter provides an output voltage of 1 V DC for a maximum load current of 400 mA. The ripple of the output voltage must not exceed 10 mV. The switching frequency is 4 MHz. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33610 U6 - https://doi.org/10.26205/opus-3361 DO - https://doi.org/10.26205/opus-3361 SP - 80 S1 - 80 ER - TY - THES U1 - Master Thesis A1 - Christiani, Stanislav T1 - Entwurf eines integrierten 3-Level Abwärtswandlers in einer 180nm CMOS Technologie N2 - Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen. N2 - In this thesis, an analysis of a 3-level buck converter under ideal and real conditions is presented. Under ideal conditions, the duty cycle, the inductance and capacitance of the LC element, the current ripple, the output voltage ripple, the voltage and voltage ripple on the flying capacitor, and the loop-gain function of the 3-level buck converter are discussed and derived. Under real operations, the implementation of the flying capacitor and the timing mismatch between the two switching signals are discussed. The loop-gain function of the PID compensator is described and derived in detail. The aim of this work is to develop a 3-level buck converter in a 180nm CMOS technology with "Cadence Virtuoso" software and to analyze it by simulations. With an input voltage of 3 V, the converter provides an output voltage of 1 V DC for a maximum load current of 400 mA. The ripple of the output voltage must not exceed 10 mV. The switching frequency is 4 MHz. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33576 UR - https://opus.bsz-bw.de/fhdo/frontdoor/index/index/searchtype/latest/docId/3361/start/0/rows/10 U6 - https://doi.org/10.26205/opus-3357 DO - https://doi.org/10.26205/opus-3357 N1 - Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 SP - 80 S1 - 80 ER -