TY - RPRT U1 - Forschungsbericht A1 - Balmuchanow, Angelika A1 - Moenikes, Lisette A1 - Just, Marc A1 - Fink, Kira T1 - Bericht über die Zusammenarbeit von Wissenschaft und Praxis in Reallaboren N2 - Im Rahmen des vom BMBF geförderten Verbundprojektes „Lernende Stadt Gelsenkirchen – Bildung und Partizipation als Strategien sozialräumlicher Entwicklung" soll im Forschungsschwerpunkt Citizen Science ein Konzept zur Zusammenarbeit zwischen Wissenschaft und Stadtgesellschaft („Citizen Science 2.0“) in Form von Handlungsempfehlungen und Gelingensbedingungen erarbeitet werden. In diesem Kontext zielt der vorliegende Bericht darauf ab, den dazugehörigen Forschungsprozess und die daraus abgeleiteten Erkenntnisse aus dem Projekt sichtbar zu machen. Dazu wird zunächst ein Überblick über den Projektkontext gegeben. Die Umsetzung des Wettbewerbs „Zukunftsstadt 2030+“ werden anhand der Projektarchitektur und -konzepte der Stadt Gelsenkirchen dargelegt. Anschließend wird der durchgeführte Forschungsprozess der Fachhochschule Dortmund im Schwerpunkt Citizen Science beschrieben. Zentrale Erkenntnisse aus dem Projekt ergeben sich durch den Vergleich der transdisziplinären Zusammenarbeit in zwei Gelsenkirchener Reallaboren und dem Abgleich des angestrebten Leitbilds mit der empirischen Realität. In der anschließenden Projektreflexion werden die Erkenntnisse zur Projektumsetzung kritisch diskutiert. Als Transferprodukt und Beitrag zur transformativen Wissenschaft formuliert der Bericht abschließend Handlungsempfehlungen zur Zusammenarbeit von Wissenschaft und Praxis in Reallaboren, die durch die Projekterkenntnisse der formativen Evaluation der Gelsenkirchener Reallabore abgleitet werden konnten. KW - Citizen Science KW - Reallabore KW - Lernende Stadt KW - transdisziplinäre Zusammenarbeit KW - transformative Wissenschaft Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37205 U6 - https://doi.org/10.26205/opus-3720 DO - https://doi.org/10.26205/opus-3720 SP - 93 S1 - 93 ER - TY - BOOK U1 - Buch A1 - Beenken, Matthias A1 - Bornhorn, Hubert A1 - Linnenbrink, Lukas A1 - Mörchel, Jens T1 - Nachhaltigkeit und Versicherungen aus Kundensicht BT - Studie Y1 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33364 U6 - https://doi.org/10.26205/opus-3336 DO - https://doi.org/10.26205/opus-3336 SP - 120 S1 - 120 PB - Fachhochschule Dortmund, Fachbereich Wirtschaft, Forschungs- stelle Risikomanagement, Versicherungsregulierung und Vertrieb CY - Dortmund ER - TY - BOOK U1 - Buch A1 - Beenken, Matthias A1 - Linnenbrink, Lukas T1 - Betriebswirtschaftliche Strukturen des Versicherungsvertriebs - BVK-Strukturanalyse 2022/2023 N2 - Befragung der Versicherungsvermittler zu betriebswirtschaftlichen Kenngrößen und unternehmerischen Strukturen Mit einem Vorwort von Andreas Vollmer, Vizepräsident des Bundesverbands Deutscher Versicherungskaufleute e.V. Y1 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37671 SN - 978-3-938226-68-1 SB - 978-3-938226-68-1 U6 - https://doi.org/10.26205/opus-3767 DO - https://doi.org/10.26205/opus-3767 SP - 167 S1 - 167 PB - VersicherungsJournal Verlag CY - Ahrensburg ER - TY - THES U1 - Bachelor Thesis A1 - Ben Slimane, Nader T1 - Stabilisierung eines Low-Drop Out Spannungsreglers mit Hilfe eines Source-Folger basiertens Spannungsbuffers N2 - In dieser Arbeit wird ein Low-Dropout Spannungsregler für einen synchronen Abwärtswandler/Tiefsetzsteller (eng. Step-Down/Buck-Converter) entwickelt. Im Rahmen des Projektes soll ein integrierter Spannungsregler, der eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 3,1 V umwandelt, in einer 180nm CMOS Technologie entworfen werden. Für die Entwicklung und Simulation der Schaltung des Reglers wird das Programm „Virtuoso“ des Softwareherstellers „Cadence Design Systems“ verwendet. N2 - In this thesis, a Low-Dropout voltage regulator for a synchronous step-down/ buck converter is developed. During the main project, the integrated low dropout regulator, which converts an input voltage of 3.3 V into an output voltage of 3.1 V, is designed in a 180 nm CMOS technology and produced by United Microelectronics Corporation (UMC). Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33698 U6 - https://doi.org/10.26205/opus-3369 DO - https://doi.org/10.26205/opus-3369 SP - 61 S1 - 61 ER - TY - THES U1 - Bachelor Thesis A1 - Biermann, Raphael T1 - Entwicklung eines Software-Systems zur Automatisierung der Assertion-Generation für die Verifikation eines Memory-Built-In-Self-Tests mithilfe einer Beschreibungssprache für Memory-Testalgorithmen N2 - Memory-Testalgorithmen können in einer abstrakten Beschreibungssprache beschrieben werden, dessen Grammatik jedoch nicht ausreicht, um Scrambling im Memory zu be- rücksichtigen. Nach einer Grammatikerweiterung können Properties in der Hardware- Verifikationssprache SystemVerilog-Assertions aus dieser Beschreibung formuliert werden, die für eine Verifikation des Verhaltens des Memory-Interfaces eines Memory-Built-In- Self-Tests geeignet sind. Die Properties werden verwendet, um ein gegebenes Design zu verifizieren. In der Simulation werden Abweichungen von der ursprünglichen Spezifikation der Testalgorithmen erkannt. Es werden Konzepte für die Automatisierung der Generierung von Properties erarbeitet, die anschließend in einem Software-System implementiert werden. Das Software-System unterstützt die Generierung von Assertions für March, SCAN und MATS Algorithmen mit beliebiger Länge, sowie einige Checkerboard und Initialisierungsalgorithmen, bei de- nen Scrambling berücksichtigt werden muss. Abschließend werden nötige Änderungen der Softwarearchitektur und Grammatik diskutiert, welche die Unterstützung weiterer Test- algorithmen ermöglichen. N2 - Memory test algorithms can be described in an abstract description language, but its grammar is not sufficient to take scrambling in memory into account. After a grammar extension, properties in the hardware verification language SystemVerilog-Assertions can be formulated from this description, which are suitable for verifying the behaviour of the memory interface of a memory built-in self-test. The properties are used to verify a given design. In the simulation, deviations from the original specification of the test-algorithms are detected. Concepts are developed for automating the generation of properties, which are then imple- mented in a software system. The software system supports the generation of assertions for March, SCAN and MATS algorithms of arbitrary length, as well as some checkerboard and initialisation algorithms where scrambling has to be considered. Finally, necessary changes to the software architecture and grammar are discussed to enable the support of other test algorithms. KW - MBIST KW - Verifikation KW - SystemVerilog KW - Assertions KW - SVA Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33948 U6 - https://doi.org/10.26205/opus-3394 DO - https://doi.org/10.26205/opus-3394 SP - 76 S1 - 76 ER - TY - THES U1 - Bachelor Thesis A1 - Block, Alexander A1 - Walter, Sven T1 - Das Problem Schulabsentismus an einer Hauptschule in Nordrhein-Westfalen. Eine Betrachtung aus drei Perspektiven. N2 - Die vorliegende Arbeit beleuchtet die aktuelle Situation von Schulabsentismus an einer Hauptschule in NRW. Die Forschungsfrage lautet: Wie stellt sich das Problem Schulabsen-tismus an einer ausgewählten Hauptschule in Nordrhein-Westfalen aus den Perspektiven der Schüler*innen, der Lehrer*innen und der Schulsozialarbeiter*innen dar? Es werden hierzu Bedingungsfaktoren und allgemeine Aspekte, teils in den Personengruppen, unter-sucht. Für die Untersuchung spezifischer Faktoren sind insgesamt sieben Hypothesen for-muliert worden. Durch die Ergebnisse wird sich erhofft, die Situation in Anbetracht der Per-sonengruppen konkreter nachvollziehen zu können, etwa Motive, Probleme, Ursprünge, Gemeinsamkeiten und Wechselwirkungen, um Ansätze für Prävention und Intervention zu entwickeln. Die Erhebung erfolgt auf fachlicher Grundlage und wird teilweise mit bisherigen Forschungserkenntnissen und Fachliteraturen in Relation gesetzt. Für die Situationsanalyse ist der quantitative Ansatz, eine Fragebogenerhebung, gewählt worden. Hier sind je zwei Klassen der Jahrgänge sieben, acht und neun, sowie alle Lehr-kräfte und Schulsozialarbeitenden befragt worden. Die quantitative Studie ermöglichte ei-nen umfangreichen Gesamtüberblick über die Schulabsentismussituation an der Schule. Es bestätigte sich, dass die Schule ein erhebliches Problem mit schulabsenten Verhaltens-weisen von Schüler*innen hat. Grundsätzlich positiv ist die Wahrnehmung von Schulabsen-tismus aller Parteien, die Einsatzbereitschaft vieler Lehrer*innen und Schulsozialarbei-ter*innen, die Elternkommunikation mit Kooperation, das Schulklima und die Etablierung der Schulsozialarbeit. Grundlegende Defizite sind erkennbar in der Bekanntheit von Hilfs-angeboten für Schüler*innen, im Umgang mit Schüler*innen durch Lehrpersonen bzw. auf der Beziehungsebene, beim fachlichen Kenntnisstand zum Schulabsentismus der Lehr-kräfte und der Schulsozialarbeitenden, im Bereich von Schwerpunktangeboten, der Unter-richtsgestaltung, bei der Informationskommunikation und Kooperationskultur. Deutlich wird, dass sich die aufgezählten Faktoren negativ auf die Situation auswirken und Schulabsentismus begünstigen, weshalb Handlungsbedarf besteht, um defizitäre Aspekte zu verbessern. KW - Schulabsentismus KW - Schulschwänzen KW - Hauptschule KW - Forschung KW - Schulsozialarbeit Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-36724 U6 - https://doi.org/10.26205/opus-3672 DO - https://doi.org/10.26205/opus-3672 N1 - Quantitative Forschung zum Schulschwänzen unter Betrachtung der Ebene der Schüler*innen, der Lehrkräfte und der Schulsozialarbeit. SP - 184 S1 - 184 ER - TY - THES U1 - Bachelor Thesis A1 - Boukhriss, Ihssen T1 - Entwurf eines Aufsteckmoduls für ein STM32 Nucleo Mikrocontroller Board mit einem 3,3V und 1,2V CAN-Transceiver N2 - Das hochgeladene Dokument ist ein Bericht zur Bachelorarbeit. Der Bericht dokumentiert die Erstellung sowie die Bearbeitung des Projekts, wobei am Ende die Ergebnisse gegeben und diskutiert werden. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-36932 U6 - https://doi.org/10.26205/opus-3693 DO - https://doi.org/10.26205/opus-3693 SP - 62 S1 - 62 ER - TY - THES U1 - Master Thesis A1 - Christiani, Stanislav T1 - Entwurf eines integrierten 3-Level Abwärtswandlers in einer 180nm CMOS Technologie N2 - In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen. N2 - In this thesis, an analysis of a 3-level buck converter under ideal and real conditions is presented. Under ideal conditions, the duty cycle, the inductance and capacitance of the LC element, the current ripple, the output voltage ripple, the voltage and voltage ripple on the flying capacitor, and the loop-gain function of the 3-level buck converter are discussed and derived. Under real operations, the implementation of the flying capacitor and the timing mismatch between the two switching signals are discussed. The loop-gain function of the PID compensator is described and derived in detail. The aim of this work is to develop a 3-level buck converter in a 180nm CMOS technology with "Cadence Virtuoso" software and to analyze it by simulations. With an input voltage of 3 V, the converter provides an output voltage of 1 V DC for a maximum load current of 400 mA. The ripple of the output voltage must not exceed 10 mV. The switching frequency is 4 MHz. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33610 U6 - https://doi.org/10.26205/opus-3361 DO - https://doi.org/10.26205/opus-3361 SP - 80 S1 - 80 ER - TY - THES U1 - Master Thesis A1 - Christiani, Stanislav T1 - Entwurf eines integrierten 3-Level Abwärtswandlers in einer 180nm CMOS Technologie N2 - Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen. N2 - In this thesis, an analysis of a 3-level buck converter under ideal and real conditions is presented. Under ideal conditions, the duty cycle, the inductance and capacitance of the LC element, the current ripple, the output voltage ripple, the voltage and voltage ripple on the flying capacitor, and the loop-gain function of the 3-level buck converter are discussed and derived. Under real operations, the implementation of the flying capacitor and the timing mismatch between the two switching signals are discussed. The loop-gain function of the PID compensator is described and derived in detail. The aim of this work is to develop a 3-level buck converter in a 180nm CMOS technology with "Cadence Virtuoso" software and to analyze it by simulations. With an input voltage of 3 V, the converter provides an output voltage of 1 V DC for a maximum load current of 400 mA. The ripple of the output voltage must not exceed 10 mV. The switching frequency is 4 MHz. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33576 UR - https://opus.bsz-bw.de/fhdo/frontdoor/index/index/searchtype/latest/docId/3361/start/0/rows/10 U6 - https://doi.org/10.26205/opus-3357 DO - https://doi.org/10.26205/opus-3357 N1 - Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 SP - 80 S1 - 80 ER - TY - THES U1 - Master Thesis A1 - Drissi El Bouzaidi, Achraf T1 - Entwurf von seriellen Schnittstellen zur Konfiguration und Test integrierter Schaltkreise N2 - Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG (Joint Test Action Group) Protokolls in Verilog. Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie die Grundschaltung implementiert wurde und wie die implementierten Module genutzt werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der Simulation von Testfällen und einer Zusammenfassung der Ergebnisse. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33685 U6 - https://doi.org/10.26205/opus-3368 DO - https://doi.org/10.26205/opus-3368 SP - 148 S1 - 148 ER -