TY - THES U1 - Bachelor Thesis A1 - Battai, Abdallah T1 - Steuerung eines Keithley 2400 Sourcemeters über eine RS-232 Schnittstelle mit Hilfe von SCPI Befehlen N2 - Control of a Keithley 2400 Sourcemeters via an RS-232 Interface using SCPI Commands Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-32977 U6 - https://doi.org/10.26205/opus-3297 DO - https://doi.org/10.26205/opus-3297 SP - 46 S1 - 46 ER - TY - THES U1 - Bachelor Thesis A1 - Ben Hamouda, Omar T1 - Konfiguration eines STM32-Mikrocontrollers als ein-stellbare Referenzspannungsquelle mit SCPI-Schnittstelle N2 - Konfiguration eines STM32-Mikrocontrollers als einstellbare Referenzspannungsquelle mit SCPI-Schnittstelle Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-32890 U6 - https://doi.org/10.26205/opus-3289 DO - https://doi.org/10.26205/opus-3289 SP - 73 S1 - 73 ER - TY - THES U1 - Bachelor Thesis A1 - Ben Slimane, Nader T1 - Stabilisierung eines Low-Drop Out Spannungsreglers mit Hilfe eines Source-Folger basiertens Spannungsbuffers N2 - In dieser Arbeit wird ein Low-Dropout Spannungsregler für einen synchronen Abwärtswandler/Tiefsetzsteller (eng. Step-Down/Buck-Converter) entwickelt. Im Rahmen des Projektes soll ein integrierter Spannungsregler, der eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 3,1 V umwandelt, in einer 180nm CMOS Technologie entworfen werden. Für die Entwicklung und Simulation der Schaltung des Reglers wird das Programm „Virtuoso“ des Softwareherstellers „Cadence Design Systems“ verwendet. N2 - In this thesis, a Low-Dropout voltage regulator for a synchronous step-down/ buck converter is developed. During the main project, the integrated low dropout regulator, which converts an input voltage of 3.3 V into an output voltage of 3.1 V, is designed in a 180 nm CMOS technology and produced by United Microelectronics Corporation (UMC). Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33698 U6 - https://doi.org/10.26205/opus-3369 DO - https://doi.org/10.26205/opus-3369 SP - 61 S1 - 61 ER - TY - THES U1 - Bachelor Thesis A1 - Biermann, Raphael T1 - Entwicklung eines Software-Systems zur Automatisierung der Assertion-Generation für die Verifikation eines Memory-Built-In-Self-Tests mithilfe einer Beschreibungssprache für Memory-Testalgorithmen N2 - Memory-Testalgorithmen können in einer abstrakten Beschreibungssprache beschrieben werden, dessen Grammatik jedoch nicht ausreicht, um Scrambling im Memory zu be- rücksichtigen. Nach einer Grammatikerweiterung können Properties in der Hardware- Verifikationssprache SystemVerilog-Assertions aus dieser Beschreibung formuliert werden, die für eine Verifikation des Verhaltens des Memory-Interfaces eines Memory-Built-In- Self-Tests geeignet sind. Die Properties werden verwendet, um ein gegebenes Design zu verifizieren. In der Simulation werden Abweichungen von der ursprünglichen Spezifikation der Testalgorithmen erkannt. Es werden Konzepte für die Automatisierung der Generierung von Properties erarbeitet, die anschließend in einem Software-System implementiert werden. Das Software-System unterstützt die Generierung von Assertions für March, SCAN und MATS Algorithmen mit beliebiger Länge, sowie einige Checkerboard und Initialisierungsalgorithmen, bei de- nen Scrambling berücksichtigt werden muss. Abschließend werden nötige Änderungen der Softwarearchitektur und Grammatik diskutiert, welche die Unterstützung weiterer Test- algorithmen ermöglichen. N2 - Memory test algorithms can be described in an abstract description language, but its grammar is not sufficient to take scrambling in memory into account. After a grammar extension, properties in the hardware verification language SystemVerilog-Assertions can be formulated from this description, which are suitable for verifying the behaviour of the memory interface of a memory built-in self-test. The properties are used to verify a given design. In the simulation, deviations from the original specification of the test-algorithms are detected. Concepts are developed for automating the generation of properties, which are then imple- mented in a software system. The software system supports the generation of assertions for March, SCAN and MATS algorithms of arbitrary length, as well as some checkerboard and initialisation algorithms where scrambling has to be considered. Finally, necessary changes to the software architecture and grammar are discussed to enable the support of other test algorithms. KW - MBIST KW - Verifikation KW - SystemVerilog KW - Assertions KW - SVA Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33948 U6 - https://doi.org/10.26205/opus-3394 DO - https://doi.org/10.26205/opus-3394 SP - 76 S1 - 76 ER - TY - THES U1 - Bachelor Thesis A1 - Boukhriss, Ihssen T1 - Entwurf eines Aufsteckmoduls für ein STM32 Nucleo Mikrocontroller Board mit einem 3,3V und 1,2V CAN-Transceiver N2 - Das hochgeladene Dokument ist ein Bericht zur Bachelorarbeit. Der Bericht dokumentiert die Erstellung sowie die Bearbeitung des Projekts, wobei am Ende die Ergebnisse gegeben und diskutiert werden. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-36932 U6 - https://doi.org/10.26205/opus-3693 DO - https://doi.org/10.26205/opus-3693 SP - 62 S1 - 62 ER - TY - THES U1 - Master Thesis A1 - Bouroumiya, Reda T1 - Digital geregelte Frequenzkorrektur eines strahlenharten Relaxations-Oszillators für eine CAN Bittiming Einheit in 65nm CMOS Technologie N2 - Diese Arbeit behandelt den Entwurf und die Implementierung einer Frequenzregelung für den analogen Relaxationsoszillator des im Kontrollsystem des ATLAS-Pixeldetektors eingesetzten CANakari-Controllers des MOPS Chips. Bestehend aus einem Pulszähler, einem PID-Regler, Phasenfehler-Register und einem Control-FSM-Modul, wird das Regelsystem mit dem digital-gesteuerten analogen Oszillator und der Bittiming-Logik verdrahtet. Diese Komponenten können miteinander kommunizieren, Daten austauschen und bilden somit einen geschlossenen Regelkreis. Der Regelalgorithmus beobachtet das eingehende Signal Rx des CAN Busses und verändert die Stellgröße bei entstehender Regelabweichung durch die Detektierung einer fallenden Flanke außerhalb des im CAN Standard definierten Synchronisationssegments, so dass die Taktfrequenz in einem Toleranzintervall stabilisiert wird. Dies gewährleistet, dass es im CAN-Netzwerk nicht zu Synchronisationsfehlern bei der Nachrichtenübertragung kommt. Da es sich um eine gemischte analog/digitale Schaltung handelt, wird das Regelkreis-Verhalten mit Hilfe einer A/MS-Simulationen beurteilt. Die Simulationen dienen einerseits zur Untersuchung wichtiger dynamischer Eigenschaften der Regelstrecke und andererseits zur Beurteilung des Regelkreis-Verhaltens mit den gewählten Regler-Parametern. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30711 U6 - https://doi.org/10.26205/opus-3071 DO - https://doi.org/10.26205/opus-3071 SP - 122 S1 - 122 ER - TY - THES U1 - Master Thesis A1 - Brünger, Fabian T1 - Integration eines Hardwarebeschleunigers für Maschinelles Lernen in einen RISC-V RV32IM Prozessor über Memory-Mapped Register N2 - Im Rahmen dieser Arbeit wurde eine Analyse auf Register Transfer Level (RTL) Ebene des vom Fraunhofer IMS in Verilog entwickelten RV32IM RISC-V Prozessors durchgeführt und der Configurable Accelerator Engine for Convolution Operations (Caeco) als Hardware-Beschleuniger für Maschinelles Lernen (ML) integriert. Das Design wurde speziell auf das Lesen von Caecodaten und auf das Interrupt-Verhalten getestet und verifiziert. Das Schreiben von Caecodaten wurde zwar auf RTL Ebene simuliert, allerdings nicht auf dem Field Programmable Gate Arrays (FPGA) verifiziert. Durch einen erarbeiteten Hardware- und Software-Entwicklungsfluss werden beide Stränge optimiert und parallelisiert. Die Hardware-Entwicklung wurde in eine Gitlab Development and Operations (DevOps) Umgebung integriert, wodurch das Design im Project Batch Flow Modus der Vivado 2020.1 IDE automatisiert simuliert, synthetisiert und auf der Entwicklungsplatine Nexys4 DDR implementiert wird. Die Verifizierungsgrundlage bildet der entwickelte Programm- Code, der für die RTL Simulation, für die Simulation im Instruktionssimulator riscvOVPsim der Firma Imperas und dem Debugging des Designs auf dem FPGA genutzt wird. Letzteres wurde in der Eclipse IDE durchgeführt, wobei der JTAG Olimex ARM-USB-Tiny-H Adapter als Debug-Schnittstelle eingesetzt worden ist. Die Schnittstelle der beiden Entwicklungsstränge bilden zwei eigens geschriebene Rust Programme und das Xilinx Programm data2mem, durch die die kompilierten ELF Dateien in xilinx-kompatible MEM bzw. COE Dateien umgewandelt werden. Y2 - 2020 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29988 U6 - https://doi.org/10.26205/opus-2998 DO - https://doi.org/10.26205/opus-2998 SP - 150 S1 - 150 ER - TY - THES U1 - Bachelor Thesis A1 - Carpisan, Ümmühan T1 - Programmierung eines ESP32-Mikrocontrollers zur Überwachung einer Batteriespannung über die LoRaWAN Funktechnologie N2 - Im Rahmen dieser Abschlussarbeit wird die Kommunikation in LoRaWAN Funktechnologie getestet. Der Fokus ist hier die Programmierung eines ESP32- Mikrocontrollers, der LoRaWAN-Kommunikationsfähig ist und Spannungswerte an einer Batterie überwacht. Dabei ermöglicht es die Programmierung des ESP32, die Nutzdaten an einen Netzwerkserver zu senden. Der Abruf der Informationen erfolgt über einen Internetzugriff auf den Netzwerkserver. Zum Test wurde ein Labornetzgerät und eine Leiterplatte benutzt. Hierbei wurde die Spannung über einen ADC eingelesen und über LoRaWAN an den Netzwerkserver weitergeleitet. Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33268 U6 - https://doi.org/10.26205/opus-3326 DO - https://doi.org/10.26205/opus-3326 SP - 100 S1 - 100 ER - TY - THES U1 - Bachelor Thesis A1 - Choukri, Yassine T1 - Entwurf und Layout einer Treiberstufe für die Verwen-dung in einem synchronen Abwärtswandler N2 - In dieser Arbeit wird eine Treiberstufe für die Verwendung in einem synchronen Abwärts-wandler entwickelt. Der Abwärtswandler hat das Ziel, eine Eingangsspannung von 3,3 V in eine Ausgangs-spannung von 1,2 V umzuwandeln. Der Schalter der Treiberstufe wird in einer 180nm CMOS Technologie entworfen und durch die Firma UMC (United Microelectronics Cor-poration) produziert. Der entwickelte Schalter der Treiberstufe wird in einem synchronen Abwärtswandlers integriert und wird für alle Funktionen verifiziert. Für den Entwurf und das Layout der Schaltung des Treibers wird die Software "Virtuoso 6.1-64b" des Herstellers "Cadence Design Systems" verwendet. Diese Software bietet Simulationsmodelle für alle im Abwärtswandler verwendeten Bauteile. Y2 - 2019 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30531 U6 - https://doi.org/10.26205/opus-3053 DO - https://doi.org/10.26205/opus-3053 SP - 53 S1 - 53 ER - TY - THES U1 - Master Thesis A1 - Christiani, Stanislav T1 - Entwurf eines integrierten 3-Level Abwärtswandlers in einer 180nm CMOS Technologie N2 - In dieser Arbeit wird ein 3-Level-Abwärtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivität und Kapazität des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die Übertragungsfunktion des 3-Level-Abwärtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die Übertragungsfunktion des PID-Kompensators wird ausführlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abwärtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso“ zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V für einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht überschreiten und die Schaltfrequenz soll bei 4 MHz liegen. N2 - In this thesis, an analysis of a 3-level buck converter under ideal and real conditions is presented. Under ideal conditions, the duty cycle, the inductance and capacitance of the LC element, the current ripple, the output voltage ripple, the voltage and voltage ripple on the flying capacitor, and the loop-gain function of the 3-level buck converter are discussed and derived. Under real operations, the implementation of the flying capacitor and the timing mismatch between the two switching signals are discussed. The loop-gain function of the PID compensator is described and derived in detail. The aim of this work is to develop a 3-level buck converter in a 180nm CMOS technology with "Cadence Virtuoso" software and to analyze it by simulations. With an input voltage of 3 V, the converter provides an output voltage of 1 V DC for a maximum load current of 400 mA. The ripple of the output voltage must not exceed 10 mV. The switching frequency is 4 MHz. Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33610 U6 - https://doi.org/10.26205/opus-3361 DO - https://doi.org/10.26205/opus-3361 SP - 80 S1 - 80 ER -