TY  - THES
U1  - Master Thesis
A1  - Ledüc, Philipp
T1  - Erweiterung feldprogrammierbarer Bausteine um eine PCI Express Schnittstelle als Schlüsseltechnologie zur Vernetzung digitaler Systeme und künstlicher Intelligenz
N2  - In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core für die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardwareübegreifenden Systemen der Künstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeingültiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzuschätzen und wenn möglich zu verringern.
KW  - Soft Core
KW  - PCIe
KW  - PCI Express
KW  - PIPE
KW  - GateMate
KW  - FPGA
KW  - Künstliche Intelligenz
KW  - Maschinelles Lernen
KW  - VERILOG
Y2  - 2021
UN  - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30760
U6  - https://doi.org/10.26205/opus-3076
DO  - https://doi.org/10.26205/opus-3076
SP  - 199
S1  - 199
ER  -