TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - begutachtet (reviewed) A1 - Gräßer, Felix A1 - Tesch, Falko A1 - Schmitt, Jochen A1 - Abraham, Susanne A1 - Malberg, Hagen A1 - Zaunseder, Sebastian T1 - A pharmaceutical therapy recommender system enabling shared decision-making JF - User Modeling and User-Adapted Interaction Y1 - 2021 SN - 0924-1868 SS - 0924-1868 ER - TY - BOOK U1 - Buch A1 - Urban, Gerald A. A1 - Becker, Kurt A1 - Braecklein, Martin A1 - Habenstein, Birgit A1 - Knaup, Petra A1 - Melzer, Andreas A1 - Stieglitz, Thomas A1 - Urban, Gerald A1 - Zaunseder, Sebastian T1 - Technologische Souveränität in der Biomedizinischen Technik - der Mensch im Fokus BT - VDE-Positionspapier Y1 - 2021 SP - 52 S1 - 52 PB - VDE Verband der Elektrotechnik Elektronik Informationstechnik CY - Frankfurt am Main ER - TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - begutachtet (reviewed) A1 - Gräßer, Felix A1 - Tesch, Falko A1 - Schmitt, Jochen A1 - Abraham, Susanne A1 - Malberg, Hagen A1 - Zaunseder, Sebastian T1 - A pharmaceutical therapy recommender system enabling shared decision-making JF - User Modeling and User-Adapted Interaction Y1 - 2021 SN - 0924-1868 SS - 0924-1868 VL - 2021 ER - TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - begutachtet (reviewed) A1 - Pielmus, Alexandru-Gabriel A1 - Mühlstef, Jens A1 - Bresch, Erik A1 - Glos, Martin A1 - Jungen, Christiane A1 - Mieke, Stefan A1 - Orglmeister, Reinhold A1 - Schulze, Andreas A1 - Stender, Birgit A1 - Voigt, Verena A1 - Zaunseder, Sebastian T1 - Surrogate based continuous noninvasive blood pressure measurement JF - Biomedical Engineering Y1 - 2021 SN - 0013-5585 SS - 0013-5585 VL - 66 (2021) IS - 3 SP - 231 EP - 246 ER - TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - begutachtet (reviewed) A1 - Woyczyk, Alexander A1 - Fleischhauer, Vincent A1 - Zaunseder, Sebastian T1 - Adaptive Gaussian mixture model driven level set segmentation for remote pulse rate detection JF - IEEE Journal of Biomedical and Health Informatics Y1 - 2021 SN - 2168-2194 SS - 2168-2194 VL - 25 (2021) IS - 5 SP - 1361 EP - 1372 ER - TY - THES U1 - Master Thesis A1 - Beer, Aaron T1 - Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen N2 - Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller für die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erläutert und die für die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erläutert und die erzielten Optimierungen anhand der Testschaltungen dargestellt. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31146 U6 - https://doi.org/10.26205/opus-3114 DO - https://doi.org/10.26205/opus-3114 SP - 187 S1 - 187 ER - TY - THES U1 - Master Thesis A1 - Ledüc, Philipp T1 - Erweiterung feldprogrammierbarer Bausteine um eine PCI Express Schnittstelle als Schlüsseltechnologie zur Vernetzung digitaler Systeme und künstlicher Intelligenz N2 - In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core für die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardwareübegreifenden Systemen der Künstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeingültiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzuschätzen und wenn möglich zu verringern. KW - Soft Core KW - PCIe KW - PCI Express KW - PIPE KW - GateMate KW - FPGA KW - Künstliche Intelligenz KW - Maschinelles Lernen KW - VERILOG Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30760 U6 - https://doi.org/10.26205/opus-3076 DO - https://doi.org/10.26205/opus-3076 SP - 199 S1 - 199 ER - TY - THES U1 - Master Thesis A1 - Pille, Andreas T1 - Optimierung eines Local Passive Interpolation Time-to-Digital Converters mit Sub-Gate Delay für eine Time-of-Flight Anwendung N2 - Im Rahmen dieser Masterthesis wird in Zusammenarbeit mit der Firma Elmos Semiconductor AG ein Time-To-Digital Converter fur eine Time-of-Flight Anwendung weiterentwickelt und optimiert. Als Ausgangspunkt dafur dient die in der vorhergehenden Masterstudienarbeit optimierte Schaltung eines vorhandenen TDC. Die primäre Aufgabe des Time-to-Digital Converters ist die Quantifizierung einer zeitlichen Verzögerung zwischen zwei Eingangssignalen. Genutzt wird dafur ein Local Passive Interpolation (LPI) TDC mit einer angepeilten Auflösung von 70 Pikosekunden, der als integrierte Schaltung in einer 350 nm CMOS-Technologie realisiert wird. Hauptbestandteil dieser Arbeit ist die Verringerung vorhandener Messungenauigkeiten, die Untersuchung des Einflusses von Layout-Effekten auf die Funktion des TDC und die Uberführung der optimierten Schaltung in ein Layout. N2 - Subject of this thesis is the development and optimization of a Time-to-Digital Converter (TDC) for the use in a Time-of-Flight (TOF) application in cooperation with Elmos Semiconductor AG. A previous work of the author serves as a conceptual basis for this thesis. The primary objective of the TDC is the quantification of a time-delay between two input signals. To accomplish this, a Local Passive Interpolation (LPI) TDC with a targeted resolution of 70 ps, realized as an integrated circuit in a 350 nm process technology, is used. The main focus of this thesis is the reduction of measurement errors, the influence of layout effects on the reliability of the TDC and the transfer of the optimized schematics to a layout. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29907 U6 - https://doi.org/10.26205/opus-2990 DO - https://doi.org/10.26205/opus-2990 SP - 82 S1 - 82 ER -