TY - THES U1 - Master Thesis A1 - Jung, Richard T1 - Radiation Qualification of the Cologne Chip GateMate A1 FPGA N2 - In this thesis, the radiation sensitivity of the novel Cologne Chip GateMate A1 field-programmable gate array (FPGA) is evaluated. An initial introduction of radiation mechanisms and their effects on electronics is given, followed by a brief overview of radiation test standards. The common elements present in FPGAs are discussed, which is followed by details of the GateMate FPGA device and a description of the software design flow. Afterwards, the development of a purpose-built printed circuit board (PCB) for radiation tests with the GateMate FPGA is detailed. Four components of the GateMate have been tested during three radiation campaigns, as well as a benchmark circuit to compare the radiation performance of the GateMate with other FPGAs tested at the European Organization for Nuclear Research (CERN). The test architecture consists of the device under test (DUT) FPGA and a TESTER FPGA whose task is to provide inputs to the DUT and record its response. The DUT and TESTER designs developed for all tests are discussed in detail. Finally, the results obtained during the irradiation campaigns are presented, showing that the GateMate FPGA performs similarly to other FPGAs using the same process technology. Only the benchmark test was not finalized, as implementation problems prevented its completion in the given time frame. The thesis concludes with a comprehensive summary and outlook. N2 - In dieser Arbeit wird die Strahlungsempfindlichkeit des neuartigen Cologne Chip GateMate A1 FPGA untersucht. Zunächst wurde eine Einführung in Strahlungseffekte und ihre Auswirkungen auf elektronische Komponenten gegeben, gefolgt von einem kurzen Überblick auf aktuelle Strahlungsteststandards. Die üblichen Elemente in FPGAs werden diskutiert, gefolgt von Details über GateMate spezifische Elementen sowie eines Überblicks über den Software-Design-Flow für GateMate FPGA Anwendungen. Im Anschluss wird die Entwicklung eines PCBs für Bestrahlungstests des GateMates detailliert. Vier Komponenten des GateMate wurden während drei Strahlungskampagnen getestet, sowie eine Benchmark-Schaltung, um die Strahlungsempfindlichkeit des GateMate mit anderen am CERN getesteten FPGAs zu vergleichen. Die Testarchitektur besteht aus dem DUT FPGA und einem TESTER FPGA, dessen Aufgabe es ist, Eingaben an das DUT zu liefern und dessen Reaktion aufzuzeichnen. Die für alle Tests entwickelten DUT- und TESTER-Designs werden im Detail diskutiert. Schließlich werden die während der Bestrahlungskampagnen erzielten Ergebnisse vorgestellt, die zeigen, dass der GateMate FPGA ähnliche wie andere FPGAs mit vergleichbarer Prozesstechnologie liefert. Lediglich der Benchmark-Test wurde nicht finalisiert, da Probleme bei der Implementierung die Fertigstellung im vorgegebenen Zeitrahmen verhinderten. Die Arbeit schließt mit einer umfassenden Zusammenfassung und einem Ausblick ab. KW - FPGA KW - Radiation qualification KW - CERN KW - LHC KW - GateMate Y2 - 2023 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33643 U6 - https://doi.org/10.26205/opus-3364 DO - https://doi.org/10.26205/opus-3364 SP - 118 S1 - 118 ER - TY - BOOK U1 - Buch A1 - Gustrau, Frank T1 - Electromagnetic Design BT - Theorie und Simulation elektromagnetischer Felder Y1 - 2023 SN - 978-3-446-47418-5 SB - 978-3-446-47418-5 SP - 330 S1 - 330 PB - Hanser CY - München ER - TY - THES U1 - Master Thesis A1 - Shi, Yanchen T1 - Power Simulation of a MIPS microAptiv UP Core implemented as a virtual ASIC prototype in a 65nm CMOS technology N2 - This thesis presents a power simulation of a MIPS MicroAptiv UP Core implemented as a virtual ASIC prototype using Taiwan Semiconductor Manufacturing Company(TSMC) 65 nm CMOS technology. Based on the MIPS instruction set program data is generated and introduced in the simulation by means of initialization files. Before the simulation, technology specific SRAM modules are integrated into theMIPS core. Two different programs are used for power characterization. The first program performs frequent memory accesses by means of load/store word instructions, while the second program is a loop which operates on registers only and mainly increments addresses. The simulation is based on a virtual prototype which is generated by synthesis and place & route including post-layout parasitic extractions. The stimuli for the power extraction is generated via gate-level simulation and forwarded to the power calculation engine. The effect of X-propagation on gate-level simulations is avoided by modifying the address-related statements in the execution data path module, which use another form of 2 to 1 multiplexer, setting the output to zero for all input signals even with an initial value of ’x’ without changing the functionality. Finally, the consumed power is provided by reports generated by the power simulation engine. The memory-centric program consumes 35.39mW of internal power using instructions, which is 0.73mW less than the internal power of the register-centric program, and the overall average power is also lower by almost 0.7mW. Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-32171 U6 - https://doi.org/10.26205/opus-3217 DO - https://doi.org/10.26205/opus-3217 SP - 93 S1 - 93 ER - TY - THES U1 - Master Thesis A1 - Özkan, Nurullah T1 - Entwicklung eines Messkonzeptes zur Detektion ionisierender Photonenstrahlung durch ein elektronisches Personendosimeter N2 - Ionisierende Strahlung kann bei höheren Dosisleistungen lebensgefährlich sein. Um die Menschen vor solch einer Strahlung warnen zu können, wird im Rahmen dieser Arbeit die Entwicklung eines Messkonzeptes in CMOS Technologie zur Detektion ionisierender Photonenstrahlung durch ein elektronisches Personendosimeter beschrieben. Die entwickelte Schaltung soll später in einem Personendosimeter im klinischen Umfeld zum Einsatz kommen. Zusätzlich werden die Charakteristiken einer PIN-Diode untersucht. Die Schaltung wird auf Transistorebene aufgebaut, sodass sie später als integrierte Schaltung in einem Chip hergestellt werden kann. N2 - Development of a measurement concept for the detection ionizing photon radiation by means of an electronic personal dosimeter Ionizing radiation can be life-threatening at higher dose rates. In order to be able to warn people of such radiation, this thesis describes the development of a measurement concept in CMOS technology for the detection of ionizing photon radiation by an electronic personal dosimeter. The developed circuit will later be used in a personal dosimeter in a clinical environment. In addition, the characteristics of a PIN diode are investigated. The circuit will be built at the transistor level so that it can later be produced as an integrated circuit in a chip. KW - CMOS Y2 - 2022 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31698 U6 - https://doi.org/10.26205/opus-3169 DO - https://doi.org/10.26205/opus-3169 SP - 147 S1 - 147 ER - TY - THES U1 - Master Thesis A1 - Ledüc, Philipp T1 - Erweiterung feldprogrammierbarer Bausteine um eine PCI Express Schnittstelle als Schlüsseltechnologie zur Vernetzung digitaler Systeme und künstlicher Intelligenz N2 - In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core für die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardwareübegreifenden Systemen der Künstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeingültiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzuschätzen und wenn möglich zu verringern. KW - Soft Core KW - PCIe KW - PCI Express KW - PIPE KW - GateMate KW - FPGA KW - Künstliche Intelligenz KW - Maschinelles Lernen KW - VERILOG Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30760 U6 - https://doi.org/10.26205/opus-3076 DO - https://doi.org/10.26205/opus-3076 SP - 199 S1 - 199 ER - TY - THES U1 - Master Thesis A1 - Pille, Andreas T1 - Optimierung eines Local Passive Interpolation Time-to-Digital Converters mit Sub-Gate Delay für eine Time-of-Flight Anwendung N2 - Im Rahmen dieser Masterthesis wird in Zusammenarbeit mit der Firma Elmos Semiconductor AG ein Time-To-Digital Converter fur eine Time-of-Flight Anwendung weiterentwickelt und optimiert. Als Ausgangspunkt dafur dient die in der vorhergehenden Masterstudienarbeit optimierte Schaltung eines vorhandenen TDC. Die primäre Aufgabe des Time-to-Digital Converters ist die Quantifizierung einer zeitlichen Verzögerung zwischen zwei Eingangssignalen. Genutzt wird dafur ein Local Passive Interpolation (LPI) TDC mit einer angepeilten Auflösung von 70 Pikosekunden, der als integrierte Schaltung in einer 350 nm CMOS-Technologie realisiert wird. Hauptbestandteil dieser Arbeit ist die Verringerung vorhandener Messungenauigkeiten, die Untersuchung des Einflusses von Layout-Effekten auf die Funktion des TDC und die Uberführung der optimierten Schaltung in ein Layout. N2 - Subject of this thesis is the development and optimization of a Time-to-Digital Converter (TDC) for the use in a Time-of-Flight (TOF) application in cooperation with Elmos Semiconductor AG. A previous work of the author serves as a conceptual basis for this thesis. The primary objective of the TDC is the quantification of a time-delay between two input signals. To accomplish this, a Local Passive Interpolation (LPI) TDC with a targeted resolution of 70 ps, realized as an integrated circuit in a 350 nm process technology, is used. The main focus of this thesis is the reduction of measurement errors, the influence of layout effects on the reliability of the TDC and the transfer of the optimized schematics to a layout. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29907 U6 - https://doi.org/10.26205/opus-2990 DO - https://doi.org/10.26205/opus-2990 SP - 82 S1 - 82 ER - TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - begutachtet (reviewed) A1 - Gräßer, Felix A1 - Tesch, Falko A1 - Schmitt, Jochen A1 - Abraham, Susanne A1 - Malberg, Hagen A1 - Zaunseder, Sebastian T1 - A pharmaceutical therapy recommender system enabling shared decision-making JF - User Modeling and User-Adapted Interaction Y1 - 2021 SN - 0924-1868 SS - 0924-1868 VL - 2021 ER - TY - JOUR U1 - Zeitschriftenartikel, wissenschaftlich - begutachtet (reviewed) A1 - Gräßer, Felix A1 - Tesch, Falko A1 - Schmitt, Jochen A1 - Abraham, Susanne A1 - Malberg, Hagen A1 - Zaunseder, Sebastian T1 - A pharmaceutical therapy recommender system enabling shared decision-making JF - User Modeling and User-Adapted Interaction Y1 - 2021 SN - 0924-1868 SS - 0924-1868 ER - TY - BOOK U1 - Buch A1 - Urban, Gerald A. A1 - Becker, Kurt A1 - Braecklein, Martin A1 - Habenstein, Birgit A1 - Knaup, Petra A1 - Melzer, Andreas A1 - Stieglitz, Thomas A1 - Urban, Gerald A1 - Zaunseder, Sebastian T1 - Technologische Souveränität in der Biomedizinischen Technik - der Mensch im Fokus BT - VDE-Positionspapier Y1 - 2021 SP - 52 S1 - 52 PB - VDE Verband der Elektrotechnik Elektronik Informationstechnik CY - Frankfurt am Main ER - TY - THES U1 - Master Thesis A1 - Beer, Aaron T1 - Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen N2 - Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller für die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erläutert und die für die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erläutert und die erzielten Optimierungen anhand der Testschaltungen dargestellt. Y2 - 2021 UN - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31146 U6 - https://doi.org/10.26205/opus-3114 DO - https://doi.org/10.26205/opus-3114 SP - 187 S1 - 187 ER -