TY  - THES
U1  - Master Thesis
A1  - Drissi El Bouzaidi, Achraf
T1  - Entwurf von seriellen Schnittstellen zur Konfiguration und Test integrierter Schaltkreise
N2  - Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur
Konfiguration und Überprüfung von integrierten Schaltungen. Das Projekt behandelt zum
einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und
Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG
(Joint Test Action Group) Protokolls in Verilog.
Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden
Funktionen des I2C-Master gemäß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie
die Grundschaltung implementiert wurde und wie die implementierten Module genutzt
werden können. Der Hauptbestandteil beschäftigt sich mit den grundlegenden Konzepten des
JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll
in Verilog umgesetzt wurde und wie es zur Überprüfung und Konfiguration des
Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der
Simulation von Testfällen und einer Zusammenfassung der Ergebnisse.
Y2  - 2023
UN  - https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33685
U6  - https://doi.org/10.26205/opus-3368
DO  - https://doi.org/10.26205/opus-3368
SP  - 148
S1  - 148
ER  -