@phdthesis{GrimmWojtok2017, type = {Master Thesis}, author = {Grimm, David and Wojtok, Andreas J.}, title = {Konzeptionierung und Realisierung eines Multiagentensystems am Beispiel des Projektes InMachine}, doi = {10.26205/opus-2140}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-21408}, pages = {110}, year = {2017}, abstract = {Unternehmen stehen auf Grund von Globalisierung, Konkurrenzdruck und immer schneller agierenden Märkten vor der Herausforderung auf diese Veränderungen flexibel reagieren zu m{\"u}ssen. Unternehmen die sich schnell auf Marktveränderungen einstellen können haben einen Wettbewerbsvorteil der beibehalten werden muss. Beim verarbeitenden Gewerbe resultiert das in einer Optimierung der Produktionsplanung- und Steuerung. Um eine Optimierung der Produktionsplanung- und Steuerung vornehmen zu können muss zunächst Einblick in diese zur Verf{\"u}gung stehen. Kleinen und mittelständischen Unternehmen (KMUs) sind in der Regel nicht in der Lage die Kosten und Komplexität von Softwarelösungen von Herstellern wie Siemens, Dassault, oder SAP zu handhaben. Aufgrund dessen ist es notwendig Softwarelösungen anzubieten die genau auf das Einsatzszenario in KMUs zugeschnitten sind. Ziel dieser Arbeit ist das Erstellen einer Softwarelösung, um eine Optimierung der Produktionsplanung- und Steuerung zu ermöglichen, durch Einblick und R{\"u}ckmeldung der Produktionsprozesse. Um dieses Ziel zu erreichen wurden zunächst Anforderungen an das Gesamtsystem gestellt. Diese Anforderungen fließen in das zu erstellende Softwarekonzept ein. Beim Softwarekonzept wurde besonders auf die lose Koppelung der Komponenten und der flexiblen Kommunikation geachtet, dadurch ist es möglich das Softwarekonzept zukunftssicher aufzustellen und das nachträgliche Erweitern der Software zu ermöglichen. Durch die Anforderung an Unternehmen flexibel auf Marktveränderungen reagieren zu können resultiert auch die Anforderung an die eingesetzte Software flexibel auf neue Gegebenheiten angepasst werden zu können. Wird diese Anpassbarkeit bereits beim Softwarekonzept ber{\"u}cksichtigt können Änderungen einfacher, robuster, und zu geringeren Kosten realisiert werden. Nach der Erstellung des Softwarekonzeptes wurde dieses prototypisch Implementiert. Dieses Vorgehen sichert die Qualität und Konsistenz des Softwarekonzeptes ab. Abschließend wird eine Zusammenfassung gegeben, ein Fazit gezogen und ein Ausblick gewährt.}, language = {de} } @phdthesis{Fariad2018, type = {Master Thesis}, author = {Fariad, Dardae}, title = {Entwicklung und Validierung einer Simulationsumgebung mit fernwirk- und stationsleittechnischen Funktionen und IEC 60870-5-104 Kommunikation unter Java}, doi = {10.26205/opus-2144}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-21443}, pages = {IV, 123}, year = {2018}, abstract = {Die Masterthesis Entwicklung und Validierung einer Simulationsumgebung mit fernwirk und stationsleittechnischen Funktionen und IEC 60870-5-104 Kommunikation unter Java umfasst die Implementierung einer Simulationsumgebung zur Veranschaulichung fernwirk- und stationsleittechnischer Vorg{\"a}nge in Kombination mit einer IEC 60870-5-104 Kommunikation. Die Simulationsumgebung ist dabei als IEC 60870-5-104-Server definiert. Nach der Stationsinitialisierung und der {\"U}bertragungssteuerung kann die Simulationsumgebung Telegramme in Steuerungsrichtung empfangen, analysieren und entsprechende fernwirk- und stationsleittechnische Vorg{\"a}nge ausl{\"o}sen. In Melderichtung sind spontane Prozess{\"a}nderungen oder durch Steuervorg{\"a}nge ausgel{\"o}ste {\"A}nderungen durch Generierung und {\"U}bertragung von Telegrammen umzusetzen. Mit der Simulationsumgebung k{\"o}nnen durch eine IEC 60870-5-104 Kommunikation ausgel{\"o}ste Vorg{\"a}nge innerhalb eines Fernwirkger{\"a}tes sowie anhand einer Prozesssimulation demonstriert werden.}, language = {de} } @phdthesis{Zorn2019, type = {Master Thesis}, author = {Zorn, Jendrik}, title = {Messtechnische Validierung eines Shunt-Low-Dropout- Spannungsreglers zur strombasierten Versorgung der seriell verschalteten Pixel-Detektormodule des ATLAS- und CMS-Experiments am High-Luminosity Large Hadron Collider}, doi = {10.26205/opus-3054}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30541}, pages = {86}, year = {2019}, abstract = {In dieser Masterthesis wird ein Shunt-Low-Dropout-Spannungsregler messtechnisch {\"u}berpr{\"u}ft. Dieser Regler entsteht in Kooperation zwischen der Fachhochschule Dortmund und dem Kernforschungszentrum CERN f{\"u}r die Nutzung in Experimenten am LHC-Teilchenbeschleuniger in Genf. Der Fokus liegt auf der Messung der ersten beiden entwickelten Testchips des Projektes RD53B, inklusive der technischen Grundlagen, des genutzten Messaufbaus und der Validierung. Diese Thesis soll den Grundstein f{\"u}r Messungen an den folgenden Chipgenerationen im Rahmen des Projektes legen.}, language = {de} } @phdthesis{Rizwan2018, type = {Master Thesis}, author = {Rizwan, Ahmad}, title = {Analog and Digital CMOS Circuit Design for the Control System of ATLAS Pixel Detector}, doi = {10.26205/opus-3055}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30554}, pages = {114}, year = {2018}, abstract = {This Master thesis is part of an effort to implement the planned upgrade High- Luminosity Large Hadron Collider (HL-LHC) at CERN Geneva/Switzerland. The ATLAS Pixel Detector which is installed at the LHC is also getting among others a new detector control system (DCS) update. Each module in the Detector Control System will have an integrated DCS chip which includes on-chip shunt and Linear regulators, ADC, bypass transistor and a modified I2C slave node. In this master thesis, Shunt and Linear regulators are explained and simulated using the Globalfoundaries 130nm CMOS designkit. A Kuijk bandgap reference based Power-On-Reset (POR) circuit is explained and designed in detail. The design of the POR includes an implementation with CMOS instead of diodes or bipolar transistors. It was simulated using Globelfoundaries 130nm CMOS designkit. Finally, a layout was developed for fabrication. The DCS system needs DCS bridge controllers which include a Controller Area Network (CAN) node and a modified I2C master node. For this purpose CAN and CANopen standards are explained in detail for implementation.}, language = {de} } @phdthesis{Walsemann2019, type = {Master Thesis}, author = {Walsemann, Alexander}, title = {Entwicklung eines Testsystems f{\"u}r den Physical- und Data-Link-Layer des PSI5-Busses mit automatisierter Auswertung auf Basis der Xilinx ZYNQ SoCs}, doi = {10.26205/opus-3056}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30568}, pages = {168}, year = {2019}, abstract = {Die vorliegende Masterthesis beschreibt die Entwicklung eines Testsystems f{\"u}r die PSI5- Schnittstelle von ASICs und ASSPs. Zun{\"a}chst werden anhand des PSI5-Standards die Eigenschaften des Physical- und Data-Link-Layers aufgezeigt, welche neben etwaigen St{\"o}rgr{\"o}ßen relevant f{\"u}r die Entwicklung des Testsystems sind. Das anschließend entwickelte Testsystem besteht aus einem physical Layer und einem ZYNQ SoC, welcher programmierbare Logik (FPGA) und CPU-Kerne vereint. Die Kernfunktionen der Sensorsimulation zum Testen eines PSI5-Master-Interfaces sind in programmierbarer Logik umgesetzt, w{\"a}hrend Softwareapplikationen f{\"u}r den Testablauf und die automatisierte Auswertung der Ergebnisse verantwortlich sind. Die beiden CPU-Kerne des ZYNQ SoCs werden als ein asymmetrisches Multiprozessorsystem aus dem Echtzeitbetriebssystem FreeRTOS f{\"u}r zeitkritische Aufgaben und einem modifizierten Linux-Kernel genutzt. Die Bedienung des Testsystems erfolgt {\"u}ber ein Webinterface.}, language = {de} } @phdthesis{Reiners2019, type = {Master Thesis}, author = {Reiners, Jan-Morten}, title = {Charakterisierung und Analyse vom Reverse and Forward Body Biasing als Durchsatz- und Leistungsoptimierungstechnik f{\"u}r Multi-Core Mikrocontroller}, doi = {10.26205/opus-3057}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30571}, pages = {85}, year = {2019}, abstract = {Diese Masterthesis besch{\"a}ftigt sich im Rahmen des Testchips TC1.5 der Infineon Austria AG mit der Analyse und Charakterisierung des Reverse und Forward Body Biasing mit differentieller Spannungsskalierung. In einem theoretischen Grundlagenteil werden dem Leser zun{\"a}chst die Beweggr{\"u}nde sowie die n{\"o}tigen Informationen der zugrunde liegenden Halbleiter-Technologie vermittelt, um ihn an die Thematik des Body Biasing und der Power Management Einheiten heranzuf{\"u}hren. Es folgt die Beschreibung des AurixPlus-digital EVR and PMS Testchips (Version 1.5) hinsichtlich seiner Struktur und Funktionalit{\"a}t. Den Kern der Arbeit bilden der Aufbau eines teilweise automatisieren Messplatzes, die Entwicklung einer Testsoftware (Python, C\#), die Erarbeitung von Test Spezifikationen sowie die Durchf{\"u}hrung entsprechender Messungen zur Analyse und Charakterisierung. Die Ergebnisse dieser Messungen werden im Anschluss eingehend besprochen und mit Bezug auf zuk{\"u}nftige Entwicklungen in diesem Bereich bewertet.}, language = {de} } @phdthesis{Winkler2019, type = {Master Thesis}, author = {Winkler, Florian}, title = {Verification of the Shunt-Low-Dropout voltage regulator for the current based supply of the serially connected pixel detector modules of the ATLAS- and CMS-experiments at the High-Luminosity Large Hadron Collider}, doi = {10.26205/opus-3059}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30597}, pages = {71}, year = {2019}, abstract = {Diese Ausarbeitung dokumentiert die Verifikation des Shunt-Low-Dropout-Spannungsreglers f{\"u}r den Einsatz im ATLAS- und CMS-Projekt. Im Rahmen einer Kooperation zwischen der Fachhochschule Dortmund und dem Forschungsinstitut CERN in Genf wird eine integrierte CMOS Schaltung zur seriellen, strombasierten Spannungsregelung der Pixeldetektormodule entwickelt. Der Fokus dieser Masterthesis ist die simulationstechnische Verifikation unter Ber{\"u}cksichtigung der spezifizierten Einsatzbedingungen in den Experimenten und umfasst - neben einer Einf{\"u}hrung in den Shunt-LDO Regler auf Basis des Testchip C - die Vorstellung und Dokumentation der erarbeiteten Simulationsergebnisse.}, language = {de} } @phdthesis{Yilmaz2019, type = {Master Thesis}, author = {Yilmaz, Semih}, title = {Entwurf eines strahlenharten 5V Spannungsreglers aus kaskodierten D{\"u}nngate-Transistoren in einer 65nm CMOS Technologie}, doi = {10.26205/opus-3062}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30621}, pages = {71}, year = {2019}, abstract = {Der vorliegende Bericht „Entwurf eines strahlenharten 5V Spannungsreglers aus kaskodierten D{\"u}nngate-Transistoren in einer 65nm CMOS Technologie" beschreibt eine an der Fachhochschule Dortmund im Fachbereich Elektrotechnik im Rahmen der Masterthesis durchgef{\"u}hrte Studie. Ziel des Projekts ist die Entwicklung eines 5V Spannungsreglers, der einen CAN zu I2C Br{\"u}cken Chip mit Spannung versorgt. Dabei ist zu beachten, dass die Core Transistoren in 65nm CMOS mit einer maximalen Spannung von 1,2V betrieben werden k{\"o}nnen. Der Chip soll f{\"u}r die Steuerung des Atlas Pixel Detektors am CERN eingesetzt werden.}, language = {de} } @phdthesis{Fr{\"o}se2019, type = {Master Thesis}, author = {Fr{\"o}se, Tobias}, title = {Strahlenharter CAN Physical Layer in 65 nm CMOS Technologie f{\"u}r das Kontrollsystem des ATLAS Pixeldetektors}, doi = {10.26205/opus-3064}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30649}, pages = {95}, year = {2019}, abstract = {Die vorliegende Masterthesis beschreibt die Entwicklung eines Strahlenharten CAN Physical Layer in einer 65 nm CMOS Technologie f{\"u}r das Kontrollsystem des ATLAS Pixeldetektors. Dieser CAN Physical Layer ist Bestandteil des DCS Chips (Detector Control System), der im Rahmen des Upgrades des ATLAS Pixeldetektors zum High Luminosity Large Hadron Collider (HL-LHC) entwickelt wird. Die Aufgabe des DCS Chips ist die Steuerung und {\"U}berwachung der Sensorik des ATLAS Pixeldetektors. Die Transistoren der verwendeten Technologie d{\"u}rfen mit maximal 1,2 Volt betrieben werden. Um dennoch die Kompatibilit{\"a}t zum CAN Standard beizubehalten ist es notwendig mit wesentlich h{\"o}heren Spannungspegeln zu arbeiten. Im Verlauf dieser Masterthesis werden zu diesem Zweck ein CAN Treiber, ein Levelshifter und ein CAN Empf{\"a}nger entworfen, die dazugeh{\"o}rigen Layouts erstellt und die Eigenschaften der Schaltungen auf dem ersten gefertigten Prototyp des DCS Chips vermessen.}, language = {de} } @phdthesis{D{\"u}perthal2019, type = {Master Thesis}, author = {D{\"u}perthal, Johannes}, title = {Erweiterung eines Clocktree-Analyse-Tools zur Feststellung der strukturellen {\"A}quivalenz von Clocktrees}, doi = {10.26205/opus-3067}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30676}, pages = {86}, year = {2019}, abstract = {In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enth{\"a}lt, sind Teil der Tcl- Anwendung. Die Benutzeroberfl{\"a}che wird durch eine Qt-Applikation realisiert, welche durch die Komponente f{\"u}r den Vergleich der Clocktrees erg{\"a}nzt wird. Der Algorithmus f{\"u}r diesen {\"A}quivalenzcheck basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert, um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente, welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic- Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist.}, language = {de} } @phdthesis{Achtelik2019, type = {Master Thesis}, author = {Achtelik, Raphael}, title = {Entwicklung einer elektronischen Last zur Pr{\"u}fung von Spannungsversorgungen in der Produktentwicklung}, doi = {10.26205/opus-3068}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30681}, pages = {58}, year = {2019}, abstract = {In dieser Masterarbeit wird die Entwicklung einer elektronischen Last zur Pr{\"u}fung von Spannungsversorgungen in der Produktentwicklung beschrieben. Basierend auf den Ergebnissen einer vorherigen Arbeit, wurde ein Schaltplan entwickelt. Die theoretischen Grundlagen des in diesem Schaltplan verwendeten Regelkreises werden erl{\"a}utert und die Instabilit{\"a}t der Regelung, anhand von Simulationen, aufgezeigt. Anschließend wird eine geeignete Kompensationsschaltung entwickelt und deren Stabilit{\"a}t nachgewiesen. Es folgt die Auswahl von Bauteilen sowie die Worst-Case Betrachtungen der jeweiligen Betriebszust{\"a}nde. Der Erstellung eines Platinen Layouts und einer Programmierung des verwendeten Mikrocontrollers folgen abschließende Funktionstests der erstellten Platine.}, language = {de} } @phdthesis{Bouroumiya2021, type = {Master Thesis}, author = {Bouroumiya, Reda}, title = {Digital geregelte Frequenzkorrektur eines strahlenharten Relaxations-Oszillators f{\"u}r eine CAN Bittiming Einheit in 65nm CMOS Technologie}, doi = {10.26205/opus-3071}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30711}, pages = {122}, year = {2021}, abstract = {Diese Arbeit behandelt den Entwurf und die Implementierung einer Frequenzregelung f{\"u}r den analogen Relaxationsoszillator des im Kontrollsystem des ATLAS-Pixeldetektors eingesetzten CANakari-Controllers des MOPS Chips. Bestehend aus einem Pulsz{\"a}hler, einem PID-Regler, Phasenfehler-Register und einem Control-FSM-Modul, wird das Regelsystem mit dem digital-gesteuerten analogen Oszillator und der Bittiming-Logik verdrahtet. Diese Komponenten k{\"o}nnen miteinander kommunizieren, Daten austauschen und bilden somit einen geschlossenen Regelkreis. Der Regelalgorithmus beobachtet das eingehende Signal Rx des CAN Busses und ver{\"a}ndert die Stellgr{\"o}ße bei entstehender Regelabweichung durch die Detektierung einer fallenden Flanke außerhalb des im CAN Standard definierten Synchronisationssegments, so dass die Taktfrequenz in einem Toleranzintervall stabilisiert wird. Dies gew{\"a}hrleistet, dass es im CAN-Netzwerk nicht zu Synchronisationsfehlern bei der Nachrichten{\"u}bertragung kommt. Da es sich um eine gemischte analog/digitale Schaltung handelt, wird das Regelkreis-Verhalten mit Hilfe einer A/MS-Simulationen beurteilt. Die Simulationen dienen einerseits zur Untersuchung wichtiger dynamischer Eigenschaften der Regelstrecke und andererseits zur Beurteilung des Regelkreis-Verhaltens mit den gew{\"a}hlten Regler-Parametern.}, language = {de} } @phdthesis{Led{\"u}c2021, type = {Master Thesis}, author = {Led{\"u}c, Philipp}, title = {Erweiterung feldprogrammierbarer Bausteine um eine PCI Express Schnittstelle als Schl{\"u}sseltechnologie zur Vernetzung digitaler Systeme und k{\"u}nstlicher Intelligenz}, doi = {10.26205/opus-3076}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30760}, pages = {199}, year = {2021}, abstract = {In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core f{\"u}r die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardware{\"u}begreifenden Systemen der K{\"u}nstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeing{\"u}ltiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzusch{\"a}tzen und wenn m{\"o}glich zu verringern.}, language = {de} } @phdthesis{Pille2021, type = {Master Thesis}, author = {Pille, Andreas}, title = {Optimierung eines Local Passive Interpolation Time-to-Digital Converters mit Sub-Gate Delay f{\"u}r eine Time-of-Flight Anwendung}, doi = {10.26205/opus-2990}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29907}, pages = {82}, year = {2021}, abstract = {Im Rahmen dieser Masterthesis wird in Zusammenarbeit mit der Firma Elmos Semiconductor AG ein Time-To-Digital Converter fur eine Time-of-Flight Anwendung weiterentwickelt und optimiert. Als Ausgangspunkt dafur dient die in der vorhergehenden Masterstudienarbeit optimierte Schaltung eines vorhandenen TDC. Die prim{\"a}re Aufgabe des Time-to-Digital Converters ist die Quantifizierung einer zeitlichen Verz{\"o}gerung zwischen zwei Eingangssignalen. Genutzt wird dafur ein Local Passive Interpolation (LPI) TDC mit einer angepeilten Aufl{\"o}sung von 70 Pikosekunden, der als integrierte Schaltung in einer 350 nm CMOS-Technologie realisiert wird. Hauptbestandteil dieser Arbeit ist die Verringerung vorhandener Messungenauigkeiten, die Untersuchung des Einflusses von Layout-Effekten auf die Funktion des TDC und die Uberf{\"u}hrung der optimierten Schaltung in ein Layout.}, language = {de} } @phdthesis{Br{\"u}nger2020, type = {Master Thesis}, author = {Br{\"u}nger, Fabian}, title = {Integration eines Hardwarebeschleunigers f{\"u}r Maschinelles Lernen in einen RISC-V RV32IM Prozessor {\"u}ber Memory-Mapped Register}, doi = {10.26205/opus-2998}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29988}, pages = {150}, year = {2020}, abstract = {Im Rahmen dieser Arbeit wurde eine Analyse auf Register Transfer Level (RTL) Ebene des vom Fraunhofer IMS in Verilog entwickelten RV32IM RISC-V Prozessors durchgef{\"u}hrt und der Configurable Accelerator Engine for Convolution Operations (Caeco) als Hardware-Beschleuniger f{\"u}r Maschinelles Lernen (ML) integriert. Das Design wurde speziell auf das Lesen von Caecodaten und auf das Interrupt-Verhalten getestet und verifiziert. Das Schreiben von Caecodaten wurde zwar auf RTL Ebene simuliert, allerdings nicht auf dem Field Programmable Gate Arrays (FPGA) verifiziert. Durch einen erarbeiteten Hardware- und Software-Entwicklungsfluss werden beide Str{\"a}nge optimiert und parallelisiert. Die Hardware-Entwicklung wurde in eine Gitlab Development and Operations (DevOps) Umgebung integriert, wodurch das Design im Project Batch Flow Modus der Vivado 2020.1 IDE automatisiert simuliert, synthetisiert und auf der Entwicklungsplatine Nexys4 DDR implementiert wird. Die Verifizierungsgrundlage bildet der entwickelte Programm- Code, der f{\"u}r die RTL Simulation, f{\"u}r die Simulation im Instruktionssimulator riscvOVPsim der Firma Imperas und dem Debugging des Designs auf dem FPGA genutzt wird. Letzteres wurde in der Eclipse IDE durchgef{\"u}hrt, wobei der JTAG Olimex ARM-USB-Tiny-H Adapter als Debug-Schnittstelle eingesetzt worden ist. Die Schnittstelle der beiden Entwicklungsstr{\"a}nge bilden zwei eigens geschriebene Rust Programme und das Xilinx Programm data2mem, durch die die kompilierten ELF Dateien in xilinx-kompatible MEM bzw. COE Dateien umgewandelt werden.}, language = {de} } @phdthesis{Krause2018, type = {Master Thesis}, author = {Krause, Matthias}, title = {Entwicklung eines Delay-Locked Loop basierten Time-to- Digital Converters mit Sub-Gate-Delay Aufl{\"o}sung f{\"u}r eine Time-of-Flight Anwendung in 350 nm CMOS Technologie}, doi = {10.26205/opus-3049}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30496}, pages = {107}, year = {2018}, abstract = {In dieser Thesis wird ein Time-to-Digital Converter mit einer Sub-Gate-Delay Aufl{\"o}sung, also einer h{\"o}heren Aufl{\"o}sung als die Durchlaufzeit eines in dieser Prozesstechnik realisierten Inverters, mithilfe verschiedener Ans{\"a}tze, wie dem Vernier TDC oder dem Local Passive Interpolation TDC, untersucht. Hierbei wird eine Delay-Locked Loop genutzt, um die Durchlaufzeit der jeweiligen Inverterkette zu regeln. Der Vorteil dieses Ansatzes ist, dass die Durchlaufzeit auch bei PVT-Variationen, also Variation der Prozesscorner, Versorgungsspannung und Temperatur, auf die Referenzperiodendauer eingestellt wird. Somit sind lokale Prozessabweichungen die vorherrschende Quelle f{\"u}r Ungenauigkeiten in der Aufl{\"o}sung des TDC. Die Aufl{\"o}sung kann mithilfe der differentialen und integralen Nichtlinearit{\"a}t beschrieben und ausgewertet werden.}, language = {de} } @phdthesis{Lippold2018, type = {Master Thesis}, author = {Lippold, Markus}, title = {Entwurf einer Delay-Locked Loop f{\"u}r die Nutzung als Time-to- Digital Converter in einer Time-of-Flight Anwendung in 350nm CMOS Technologie}, doi = {10.26205/opus-3050}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30508}, pages = {120}, year = {2018}, abstract = {Im Rahmen dieser Masterthesis wird eine Delay-Locked Loop von einem idealen Aufbau {\"u}ber Verilog-A Modellen bis hin zur realen Umsetzung entworfen. Diese Delay-Locked Loop (DLL) wird f{\"u}r die Nutzung in einem Time-to-Digital Converter (TDC) mit Local-Passiv-Interpolation, entwickelt. Mit Hilfe des TDC soll eine Verz{\"o}gerungszeit bei einer Time-of-Flight Anwendung ermittelt werden. Hauptbestandteil dieser Arbeit ist es, eine Charge Pump zu implementieren, welche eine geringe Auswirkung auf die Phasenverschiebung der Regelschleife aufgrund von parasit{\"a}ren Eigenschaften im Schaltmoment aufweist. Zudem wird f{\"u}r die Stromregelung innerhalb der Charge Pump ein pr{\"a}ziser Transkonduktanzverst{\"a}rker (OTA) mit einem hohen Eingangsspannungsbereich implementiert. F{\"u}r die Entkopplung der Verz{\"o}gerungskette als Last von der Filterspannung wird ein Low-Dropout Spannungsregler (LDO) entwickelt. Im Verlauf der Arbeit hat sich gezeigt, dass eine Charge Pump, aufgebaut mit einem differentiellen Stromzweig, aufgrund des konstant fließenden Stroms die geringsten parasit{\"a}ren Einfl{\"u}sse aufweist. Innerhalb dieser Charge Pump wird ein gefalteter Transkonduktanzverst{\"a}rker als Spannungsfolger genutzt, um das Potential in den Zweigen der differentiellen Stufe aneinander anzugleichen und somit die Einfl{\"u}sse im Schaltmoment zu verringern. Zus{\"a}tzlich erfolgt {\"u}ber diesen Verst{\"a}rker eine exakte Stromanpassung der UP- und DOWN-Str{\"o}me. F{\"u}r die Umsetzung der Verz{\"o}gerungskette wird das Rauschverhalten verschiedener CMOSInverter bez{\"u}glich Phasenrauschen und Jitter simuliert. Aufgrund dieser Simulationen ist der differentielle Inverter mit NMOS-Kreuzkopplung f{\"u}r die Umsetzung der Delay-Line ausgew{\"a}hlt worden. Die real aufgebaute Delay-Locked Loop wird nach der Spezifikation f{\"u}r Automobilanwendungen in einem Temperaturbereich von -50°C bis 120°C simuliert. Zus{\"a}tzlich werden globale und lokale prozessbedingte Variation ber{\"u}cksichtigt. Bei dieser Simulation stellt sich eine maximale Phasenverschiebung zur Referenzperiodendauer von 218 ps ein. Dies entspricht bei einer Referenzfrequenz von 25 MHz einer Abweichung von ca. 0,5 \% und f{\"u}hrt zu einem Messfehler der Delay-Locked Loop von 3 cm. Somit k{\"o}nnte im schlechtesten Fall ein Objekt von der ToF-Kamera mit einem Fehler von 3 cm detektiert werden.}, language = {de} } @phdthesis{H{\"o}gerle2021, type = {Master Thesis}, author = {H{\"o}gerle, Florian}, title = {Auswirkungen der Industrialisierung auf die Klanglandschaft des Ruhrgebiets (1871 bis 1914) und deren mediale Darstellung}, doi = {10.26205/opus-2960}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29609}, pages = {74}, year = {2021}, abstract = {Das Ziel der vorliegenden Masterarbeit ist es, die wichtigsten Kl{\"a}nge der Zeit der Industrialisierung im Ruhrgebiet herauszufinden und diese in den historischen Kontext einzuordnen. Hierzu werden Berichte aus verschiedenen Quellen (Historie, Wirtschaft und Sozialkunde) herangezogen, um das Thema von verschieden Blickpunkten zu analysieren. Die wichtigsten Ergebnisse dieser Arbeit sind die starken Wahrnehmungsunterschiede von L{\"a}rm zwischen verschiedenen sozialen Schichten, die Identifizierung von Transportmitteln als wesentliche Ver{\"a}nderung der Klanglandschaft und die Abgrenzung der Industrieger{\"a}usche von den Ger{\"a}uschen der Stadt. Weiterhin wird die Klanglandschaft des Ruhrgebiets in ausgew{\"a}hlten Filmen der Neuzeit untersucht und auf T{\"o}ne hingewiesen, die das Ruhrgebiet auditiv als einzigartig darstellen.}, language = {de} } @phdthesis{Stecker2021, type = {Master Thesis}, author = {Stecker, Lucie}, title = {Die Bedeutung der K{\"u}nstlichen Intelligenz zur Erreichung der UN-Nachhaltigkeitsziele}, doi = {10.26205/opus-3183}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31831}, pages = {140}, year = {2021}, abstract = {Climate change related issues have increasingly gained attention of those in the field of science, business and politics. In addition to that, the United Nations (UN) has sustainable development on its agenda and is looking for innovative ways to achieve it. Great potential is seen in the complex technology of artificial intelligence (AI). AI is progressively causing changes in all areas of life such as traffic, com-munication, work and health. The aim of this master's thesis is to investigate, whe-ther or not, AI applications can have a positive effect on the achievement of the first five Sustainable Development Goals (SDGs) of the UN's Agenda 2030 concerning poverty, hunger, health, education and genderequality. Therefore the theoretical fundamentals of AI and the concept of sustainable development are clarified. Also a connection between the two subject areas is drawn. Based on existing AI applica-tions in the field of sustainability and previous research, that links AI and sustaina-bility, the discussion reveals to which extent positive and negative effects can be shown by using the technology for achieving the five SDGs. The results indicate that AI offers opportunities to lead society in the direction of future sustainability within planetary boundaries; however, unexpected negative consequences must be taken into account. International legal frameworks can counteract the risks of using the intelligent technologies. The orientation towards economic growth, which is also reflected in the use of AI, has prevented a sustainable orientation up to now.}, language = {de} } @phdthesis{Nguyen2021, type = {Master Thesis}, author = {Nguyen, Michael}, title = {Die immersive Klangwelt - Das Kino als Ort zwischen Realit{\"a}t und Abstraktion}, doi = {10.26205/opus-3184}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31843}, pages = {252}, year = {2021}, abstract = {Virtual Reality, Games und immersive Medien sind zurzeit in aller Munde. {\"U}berall liest man von Schlagw{\"o}rtern wie 3D, Immersion oder Spatial-Audio - zum einen in meist stark auf Technik fokussierten Artikeln, zum anderen fast ausschließlich bezogen auf Games und Virtual Reality (VR). Gleichzeitig findet eine gegenl{\"a}ufige Entwicklung statt, indem Filme vermehrt auf Smartphones und Tablets konsumiert und Big-Budget-Produktionen statt im Kino auf Streaming-Plattformen ver{\"o}ffentlicht werden. In diesem Spannungsfeld m{\"o}chte ich einen Schritt zur{\"u}ckgehen und den klassischen Film betrachten. Wie schafft er es seit seinem Bestehen, den Zuschauer in das Geschehen zu involvieren? Was kann er von den aktuellen Entwicklungen {\"u}bernehmen oder ist das Medium in der aktuellen Form ein Auslaufmodell? Mit Blick auf das Sounddesign untersuche ich, wie immersive Wirkungen im Film entstehen und warum Kl{\"a}nge im Allgemeinen immersive Eigenschaften besitzen. Dazu f{\"u}hre ich im ersten Kapitel in das un{\"u}bersichtliche Themenfeld der medialen Immersion ein. Im zweiten Kapitel erarbeitete ich mein Komponentenmodell der klanglichen Immersion (KMKI), ein Analysemodell, mit dem sich immersive Wirkungen im Film untersuchen lassen. Dieses wende ich an diversen Filmbeispielen praktisch an und schaffe außerdem ein theoretisches Fundament, damit das Modell offen f{\"u}r zuk{\"u}nftige Erweiterungen bleibt. Abschließend fasse ich im dritten Kapitel die Ergebnisse der Arbeit zusammen und erkl{\"a}re anhand meiner praktischen Masterarbeit totalSense meine eigene Herangehensweise, um eine immersive H{\"o}rerfahrung zu schaffen.}, language = {de} } @phdthesis{Moenikes2022, type = {Master Thesis}, author = {Moenikes, Lisette}, title = {Transformative Lernprozesse in BNE-Projekten}, doi = {10.26205/opus-3186}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31861}, year = {2022}, abstract = {Das Konzept der Bildung f{\"u}r nachhaltige Entwicklung (BNE)erzielt, Lernende zur aktiven Gestaltung einer {\"o}kologisch- wie sozialvertr{\"a}glichen Gesellschaft zu bef{\"a}higen. Gleichzeitig wird BNE auf-grund der Formulierung subjektiver Kompetenzen und der Missachtung von Wachstumszw{\"a}ngen eine bildungspolitische Steuerung und eine Entpolitisierung von Nachhaltigkeit vorgeworfen. Daran ankn{\"u}pfend lenkt das Konzept des Transformativen Lernens den Blick auf individuelle Bedeutungsperspektiven mit Bezug zu gesellschaftlichen Alltagsideologien. Mit dem Ziel eines kollektiven Bewusstwerdungsprozesses wird eine anwendungsorientierte partizipative Bildungsarbeit gefordert. Anhand des BNE-Praxisprojektes Kolleg21 in Gelsenkirchen untersucht diese empirische Forschungsarbeit, welche Lernprozesse und Kompetenzentwicklungen non-formale Bildungsprojekte erm{\"o}glichen.}, language = {de} } @phdthesis{Shi2022, type = {Master Thesis}, author = {Shi, Yanchen}, title = {Power Simulation of a MIPS microAptiv UP Core implemented as a virtual ASIC prototype in a 65nm CMOS technology}, doi = {10.26205/opus-3217}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-32171}, pages = {93}, year = {2022}, abstract = {This thesis presents a power simulation of a MIPS MicroAptiv UP Core implemented as a virtual ASIC prototype using Taiwan Semiconductor Manufacturing Company(TSMC) 65 nm CMOS technology. Based on the MIPS instruction set program data is generated and introduced in the simulation by means of initialization files. Before the simulation, technology specific SRAM modules are integrated into theMIPS core. Two different programs are used for power characterization. The first program performs frequent memory accesses by means of load/store word instructions, while the second program is a loop which operates on registers only and mainly increments addresses. The simulation is based on a virtual prototype which is generated by synthesis and place \& route including post-layout parasitic extractions. The stimuli for the power extraction is generated via gate-level simulation and forwarded to the power calculation engine. The effect of X-propagation on gate-level simulations is avoided by modifying the address-related statements in the execution data path module, which use another form of 2 to 1 multiplexer, setting the output to zero for all input signals even with an initial value of 'x' without changing the functionality. Finally, the consumed power is provided by reports generated by the power simulation engine. The memory-centric program consumes 35.39mW of internal power using instructions, which is 0.73mW less than the internal power of the register-centric program, and the overall average power is also lower by almost 0.7mW.}, language = {en} } @phdthesis{Bankowsky2021, type = {Master Thesis}, author = {Bankowsky, Maurice}, title = {Validierung des SLDO-Spannungsreglers f{\"u}r die Pixeldetektoren des ATLAS- und des CMS- Experiments am HL-LHC und Erweiterung des Shuldo-Testsystems um programmierbare Potentiometer}, doi = {10.26205/opus-3081}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30811}, pages = {170}, year = {2021}, abstract = {Die Master-Thesis umfasst die Einf{\"u}hrung in die CERN-Projekte und in den Shunt-LDO-Regler. Der Regler wird von der Revision 0.1 hin zur Revision 0.3 weiterentwickelt. Hierbei wird eine Leiterplattenentwicklung mittels Altium Designer, eine grafische Benutzer-oberfl{\"a}che mittels Qt programmiert, sowie Montage- und L{\"o}tarbeiten durchgef{\"u}hrt. Der Kernpunkt der Thesis entspricht der Validierung des SLDO Spannungsreglers f{\"u}r die Pixeldetektoren des ATLAS- und des CMS- Experiments am HL-LHC. Ein weiterer Kernpunkt ist die Implementierung digitaler Potentiometer {\"u}ber denen ein automatisierter Messvorgang mittels der „Shuldo-Test-Messsteuerungs-Software" durchgef{\"u}hrt werden kann. Hierdurch wird dem Benutzer eine anwendungsfreundliche Umgebung zur Verf{\"u}gung gestellt, um die Steigung und den Offset der Eingangsspannung {\"u}ber das Testtool in einem bestimmten Bereich automatisiert zu variieren.}, language = {de} } @phdthesis{Beer2021, type = {Master Thesis}, author = {Beer, Aaron}, title = {Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen}, doi = {10.26205/opus-3114}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31146}, pages = {187}, year = {2021}, abstract = {Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller f{\"u}r die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erl{\"a}utert und die f{\"u}r die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erl{\"a}utert und die erzielten Optimierungen anhand der Testschaltungen dargestellt.}, language = {de} } @phdthesis{Heimann2017, type = {Master Thesis}, author = {Heimann, Andr{\´e}}, title = {Entwicklung einer mobilen SCADA-Einheit f{\"u}r energietechnische Schaltanlagen auf Basis der Norm IEC 60870-5-104 unter Java}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-21069}, pages = {104}, year = {2017}, abstract = {Die Masterthesis Entwicklung einer mobilen SCADA-Einheit f{\"u}r energietechnische Schaltanlagen auf Basis der Norm IEC 60870-5-104 unter Java umfasst die Programmierung einer mobilen SCADA-Einheit f{\"u}r energietechnische Schaltanlagen. Dabei wird im Rahmen dieser Arbeit ein der Norm IEC 60870-5-104 entsprechender Client entwickelt. Dieser Client regelt mittels einer Schnittstelle die Kommunikation zwischen einer Benutzeroberfl{\"a}che und einem Fernwirkger{\"a}t. Die Benutzeroberfl{\"a}che ist f{\"u}r einfache Schaltanlagen parametrierbar. Pr{\"u}fprozeduren sorgen f{\"u}r einen reibungslosen Kommunikationsfluss. In Melderichtung werden die empfangenen Informationen genutzt, um ein Prozesszustandsbild der Schaltanlage zu erstellen. In Befehlsrichtung k{\"o}nnen Sollwerte und Doppelbefehle abgesetzt werden. Zum Ausbau der Datensicherung k{\"o}nnen die Parameter in einer Datenbanksicherung angelegt werden. Mit der mobilen SCADA-Einheit kann mit einem Fernwirkger{\"a}t eines beliebigen Herstellers {\"u}ber die Norm IEC 60870-5-104 kommuniziert werden und diese als Displaysteuerung eingesetzt werden.}, language = {de} } @phdthesis{Große-Sch{\"o}nepauck2022, type = {Master Thesis}, author = {Große-Sch{\"o}nepauck, Paul}, title = {Der Dokumentarfilm {\"u}ber Musik und darstellende K{\"u}nste im Spagat zwischen unverf{\"a}lschtem Originalton und Sound Design}, doi = {10.26205/opus-3324}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33240}, pages = {84, IV}, year = {2022}, abstract = {Die hier vorliegende Arbeit besch{\"a}ftigt sich mit den besonderen Anforderungen an die Tongestaltung in Dokumentarfilmen {\"u}ber Musik und die darstellenden K{\"u}nste. Der Dokumentarfilm ist ein Sonderfall unter den Filmgenres: immer begleitet von Fragen nach Authentizit{\"a}t und Wirklichkeitswiedergabe, eingeschr{\"a}nkt in der Drehplanung und gepr{\"a}gt von spontanem Reagieren. Dies betrifft nat{\"u}rlich auch den Ton und seine Aufnahme; und auch die sp{\"a}tere Tongestaltung muss die Fragen nach einem Realit{\"a}tsanspruch in besonderem Maße beachten. 
In Filmen {\"u}ber Musik und darstellende K{\"u}nste versch{\"a}rfen sich diese Fragen nochmals, denn die genannten Themen vereint, dass sie eine eigene, bereits gestaltete Ton-Ebene enthalten (z.B. Musik im Tanzfilm oder Sound Design im Theater). Wie ist es m{\"o}glich, kreativ mit einem Ton umzugehen, dem bereits ein Konzept zugrunde liegt, wie mit einer Musik, die bereits fertig geschrieben, aufgenommen und gemischt ist? Zun{\"a}chst werde ich auf die Dokumentarfilmgeschichte sowie auf die Entwicklungen in der Dokumentarfilmtheorie eingehen, um die Sonderrolle zu verdeutlichen und die Analyse vorzubereiten. In der darauffolgenden Analyse von f{\"u}nf Dokumentarfilmen sowie meines eigenen Master-Projekts werde ich untersuchen, welche Strategien im Umgang mit gestaltetem Originalton gew{\"a}hlt wurden und welche Wirkungen die unterschiedlichen Vorgehensweisen erzielen.}, language = {de} } @phdthesis{Kremer2022, type = {Master Thesis}, author = {Kremer, Robert}, title = {Experimentelle und simulative Untersuchung der Kristallstruktur und Eigenspannungen an Selektiv Lasergeschmolzenen Bauteilen aus CuSn10}, doi = {10.26205/opus-3162}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31624}, year = {2022}, abstract = {Die vorliegende Masterthesis behandelt die Prozess- und Kristallstruktursimulation Selektiv Lasergeschmolzener CuSn10 Bauteile mit Ansys. Zun{\"a}chst wurde das Ausgangspulver untersucht und auf der vorhandenen Fertigungsanlage parametrisiert. Mit dem erstellten Parametersatz wurden Werkstoffproben gefertigt und untersucht, um zusammen mit Literaturwerten ein Werkstoffmodell f{\"u}r die Simulationen aufbauen zu k{\"o}nnen. Anschließend wurde ein thermisch-mechanisches Modell zur Prozesssimulation in Ansys aufgebaut und anhand gefertigter Bauteile kalibriert. Es gelang, damit die Eigenspannungen in einem Bauteil vorherzusagen, welches zuvor gefertigt und mittels Bohrlochmethode untersucht wurde. Eine weitere Validierung scheiterte aufgrund der gew{\"a}hlten Geometrie des Validierungsbauteiles . Die Kristallstruktur konnte mit einem in Ansys hinterlegten Werkstoffmodel f{\"u}r einen 1.4404 simuliert und mit vorhandenen Werten {\"u}berpr{\"u}ft werden. Mit dem erstellten Werkstoffmodell wurde die Kristallstruktur f{\"u}r CuSn10 vorhergesagt, jedoch im Rahmen dieser Arbeit nicht validiert. Abschließend wird eine Empfehlung f{\"u}r das weitere Vorgehen gegeben.}, language = {de} } @phdthesis{{\"O}zkan2022, type = {Master Thesis}, author = {{\"O}zkan, Nurullah}, title = {Entwicklung eines Messkonzeptes zur Detektion ionisierender Photonenstrahlung durch ein elektronisches Personendosimeter}, doi = {10.26205/opus-3169}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31698}, pages = {147}, year = {2022}, abstract = {Ionisierende Strahlung kann bei h{\"o}heren Dosisleistungen lebensgef{\"a}hrlich sein. Um die Menschen vor solch einer Strahlung warnen zu k{\"o}nnen, wird im Rahmen dieser Arbeit die Entwicklung eines Messkonzeptes in CMOS Technologie zur Detektion ionisierender Photonenstrahlung durch ein elektronisches Personendosimeter beschrieben. Die entwickelte Schaltung soll sp{\"a}ter in einem Personendosimeter im klinischen Umfeld zum Einsatz kommen. Zus{\"a}tzlich werden die Charakteristiken einer PIN-Diode untersucht. Die Schaltung wird auf Transistorebene aufgebaut, sodass sie sp{\"a}ter als integrierte Schaltung in einem Chip hergestellt werden kann.}, language = {de} } @phdthesis{Salkovic2023, type = {Master Thesis}, author = {Salkovic, Edis}, title = {Entwicklung eines Mixed-Signal-Frontends f{\"u}r die Validierung von integrierten Halbleitern im Automobil-Temperaturbereich}, doi = {10.26205/opus-3359}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33597}, pages = {109}, year = {2023}, abstract = {Im Rahmen dieser Masterthesis soll die bereits im Rahmen meiner Masterstudienarbeit entwickelte Frontend-Platine best{\"u}ckt und im Zusammenspiel mit einem Zedboard in Betrieb genommen werden. Das Zedboard ist mit einem Baustein von Xilinx best{\"u}ckt, der sowohl einen FPGA als auch einen ARM-Mikrocontroller beinhaltet. Der FPGA-Mikrocontroller wurde bereits so konfiguriert, dass SPI Schnittstellen implementiert sind, die f{\"u}r die Ansteuerung der ADCs und DACs verwendet werden k{\"o}nnen. Die Aufgabe dieser Masterthesis besteht darin die Software f{\"u}r den ARM-Mikrocontroller unter Petalinux zu schreiben, mit der die SPI Schnittstellen gelesen und beschrieben werden k{\"o}nnen. Der Softwareteil, welcher wesentlicher Bestandteil der Thesis ist, konnte zufriedenstellend gel{\"o}st werden, sodass alle gew{\"u}nschten Funktionen enthalten sind. Die Frontendplatine aus der Masterstudienarbeit wurde {\"u}berarbeitet und eine zweite Version angefertigt, welche bis auf einige kleine Fehler gut funktioniert.}, language = {de} } @phdthesis{Christiani2023, type = {Master Thesis}, author = {Christiani, Stanislav}, title = {Entwurf eines integrierten 3-Level Abw{\"a}rtswandlers in einer 180nm CMOS Technologie}, doi = {10.26205/opus-3357}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33576}, pages = {80}, year = {2023}, abstract = {Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 In dieser Arbeit wird ein 3-Level-Abw{\"a}rtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivit{\"a}t und Kapazit{\"a}t des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die {\"U}bertragungsfunktion des 3-Level-Abw{\"a}rtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die {\"U}bertragungsfunktion des PID-Kompensators wird ausf{\"u}hrlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abw{\"a}rtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso" zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V f{\"u}r einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht {\"u}berschreiten und die Schaltfrequenz soll bei 4 MHz liegen.}, language = {de} } @phdthesis{Jung2023, type = {Master Thesis}, author = {Jung, Richard}, title = {Radiation Qualification of the Cologne Chip GateMate A1 FPGA}, doi = {10.26205/opus-3364}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33643}, pages = {118}, year = {2023}, abstract = {In this thesis, the radiation sensitivity of the novel Cologne Chip GateMate A1 field-programmable gate array (FPGA) is evaluated. An initial introduction of radiation mechanisms and their effects on electronics is given, followed by a brief overview of radiation test standards. The common elements present in FPGAs are discussed, which is followed by details of the GateMate FPGA device and a description of the software design flow. Afterwards, the development of a purpose-built printed circuit board (PCB) for radiation tests with the GateMate FPGA is detailed. Four components of the GateMate have been tested during three radiation campaigns, as well as a benchmark circuit to compare the radiation performance of the GateMate with other FPGAs tested at the European Organization for Nuclear Research (CERN). The test architecture consists of the device under test (DUT) FPGA and a TESTER FPGA whose task is to provide inputs to the DUT and record its response. The DUT and TESTER designs developed for all tests are discussed in detail. Finally, the results obtained during the irradiation campaigns are presented, showing that the GateMate FPGA performs similarly to other FPGAs using the same process technology. Only the benchmark test was not finalized, as implementation problems prevented its completion in the given time frame. The thesis concludes with a comprehensive summary and outlook.}, language = {en} } @phdthesis{Drissi El Bouzaidi2023, type = {Master Thesis}, author = {Drissi El Bouzaidi, Achraf}, title = {Entwurf von seriellen Schnittstellen zur Konfiguration und Test integrierter Schaltkreise}, doi = {10.26205/opus-3368}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33685}, pages = {148}, year = {2023}, abstract = {Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur Konfiguration und {\"U}berpr{\"u}fung von integrierten Schaltungen. Das Projekt behandelt zum einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG (Joint Test Action Group) Protokolls in Verilog. Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden Funktionen des I2C-Master gem{\"a}ß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie die Grundschaltung implementiert wurde und wie die implementierten Module genutzt werden k{\"o}nnen. Der Hauptbestandteil besch{\"a}ftigt sich mit den grundlegenden Konzepten des JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll in Verilog umgesetzt wurde und wie es zur {\"U}berpr{\"u}fung und Konfiguration des Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der Simulation von Testf{\"a}llen und einer Zusammenfassung der Ergebnisse.}, language = {de} } @phdthesis{ZahnHonermann2022, type = {Master Thesis}, author = {Zahn, Christian and Honermann, Alexander}, title = {Behavioral Insurance: Nudging als Instrument zur F{\"o}rderung des Vertriebs nachhaltiger Versicherungsprodukte in Deutschland}, doi = {10.26205/opus-3648}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-36489}, pages = {165}, year = {2022}, abstract = {Der Klimawandel stellt eine der gr{\"o}ßten globalen Herausforderungen dar. Um den dras-tischen Auswirkungen entgegenzuwirken, sind Versicherungsunternehmen als bedeu-tendste institutionelle Investoren in Deutschland gefordert, durch die Umlenkung von Ka-pital in nachhaltige Investitionen einen Beitrag zur nachhaltigen Entwicklung zu leisten. Insbesondere private nachhaltige Altersvorsorgeprodukte besitzen dabei eine große He-belwirkung im Transformationsprozess. Aufgrund diverser Kaufbarrieren werden derar-tige Produkte jedoch aktuell noch nicht ausreichend konsumiert. W{\"a}hrend sich das In-strument des Nudgings zur F{\"o}rderung nachhaltigen Konsums in anderen Anwendungs-feldern bereits als erfolgreich bewiesen hat, existieren f{\"u}r den Vertrieb nachhaltiger Ver-sicherungsprodukte bislang keine Forschungen. Diese Masterarbeit besch{\"a}ftigt sich daher mit der Frage, ob sich die Kaufbereitschaft der Verbraucher f{\"u}r private nachhaltige Al-tersvorsorgeprodukte mithilfe des Nudgings erh{\"o}hen l{\"a}sst. Die Ergebnisse des durchge-f{\"u}hrten Laborexperiments zeigen, dass sowohl der Einsatz des Nudges G{\"u}tesiegel als auch des Nudges Soziale Norm zu einer Erh{\"o}hung der Kaufintention f{\"u}hrt. Zur F{\"o}rderung des Vertriebs nachhaltiger Altersvorsorgeprodukte wird daher auf Grundlage der Ergeb-nisse die Implementierung von Nudging in vorvertragliche Entscheidungssituationen empfohlen.}, language = {de} } @phdthesis{Sarangi2023, type = {Master Thesis}, author = {Sarangi, Jitikantha}, title = {Digital Calibration, Closed Loop Regulation and Implementation of Digital Debugging Features for the Delay Asymmetry Compensation Logic of a 3D Polarization Camera Based on Time-of-Flight Principle}, publisher = {Fachhochschule Dortmund}, address = {Dortmund}, doi = {10.26205/opus-3732}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37323}, pages = {107}, year = {2023}, abstract = {The work presented in this thesis deals with the distance measurement aspect of a 3D Polarization ToF camera for automotive applications that uses a Time-to-Digital Converter (TDC) to measure the time interval between the emission of light from a source and its reception. Based on the measurement of the time interval, distance can be calculated by applying the equation of motion. In application, achieving an exact distance measurement is quite strenuous because the operating conditions of the design are susceptible to change due to environmental factors. Therefore, to achieve accuracy in distance measurement, the time interval between the emission and reception of light must be measured precisely. For this purpose, a delay asymmetry compensation logic is developed. This thesis elaborates the addition of debugging features, redesign of some components, digital calibration approach and the entire testbench environment of the delay asymmetry compensation logic. It also sheds light on the implementation of the designed logic for its successful realisation in real hardware. Lastly, it concludes by narrating future prospects and further scopes of development.}, language = {en} } @phdthesis{Garc{\´i}a Rodr{\´i}guez2023, type = {Master Thesis}, author = {Garc{\´i}a Rodr{\´i}guez, Saul}, title = {Design and FPGA implementation of a highly resource-efficient AES-256 encryption and decryption engine}, doi = {10.26205/opus-3747}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37471}, pages = {263}, year = {2023}, abstract = {Growing demand for security in a wide range of fields gives raise to research for more efficient and modern methods. Additionally, the increase of systems that are deployed on hardware requires security to be embedded in small area to protect intellectual property, hardware, and integrity and confidentially of sensible data. Therefore, in this work a design and FPGA implementation of a highly resource-efficient AES-256 encryption and decryption engine is presented, as well as its comparison with state-of-the-art designs. The design shows a reduction in the resources used due to its architecture to reuse hardware throughout all the processing. The design is implemented on a Xilinx Artix-7 FPGA.}, language = {en} } @phdthesis{Alaee2024, type = {Master Thesis}, author = {Alaee, Ladan}, title = {Design and Implementation of a Mixed-Signal Processing Chain for the Optical Determination of Rotation Angles}, doi = {10.26205/opus-3793}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37932}, pages = {264}, year = {2024}, abstract = {The aim of this master thesis is the design and implementation of mixed-signal processing chain for the optical determination of rotation angles by means of four sensors implemented as photodiodes with integrated polarization filters and a high-precision CORDIC hardware design implemented on an FPGA in Verilog. Furthermore, a light source and a polarizer are integrated in the measurement setup which is configured using an QT application.}, language = {en} } @phdthesis{M{\"u}ller-Baumgart2024, type = {Master Thesis}, author = {M{\"u}ller-Baumgart, Ulf}, title = {Creation of general representation of a local power grid as a basis for an embedding of electrical devices}, doi = {10.26205/opus-3795}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37955}, pages = {96}, year = {2024}, language = {en} } @phdthesis{Koers2024, type = {Master Thesis}, author = {Koers, Lars}, title = {Setup of test environments based on a Xilinx Zynq SoC for measuring the leakage current and for radiation qualifcation of SRAM based FPGAs}, doi = {10.26205/opus-3803}, url = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-38039}, pages = {136}, year = {2024}, abstract = {This thesis discusses the development of test environments using Xilinx Zynq System on Chip (SoC) for measuring leakage currents and radiation qualification of Static Random Access Memory (SRAM) based Field Programmable Gate Arrays (FPGAs) at European Organisation for Nuclear Research (CERN). The effects of radiation on electronic components are explained, followed by an introduction to the FPGAs used. The GateMate FPGAs leakage current is measured in its application area with respect to temperature and core voltages. A comparable testing environment is used from the tester to the tested device, as it will later be used at CERN. The GateMate is being prepared in this setup for the finalization of radiation qualification at CERN, to be transferred later. For this purpose, the basic tests are explained and the outstanding tests are then carried out. The Lattice iCE40 UltraLite FPGA is used in an initial application test to determine its suitability for further radiation qualification tests at CERN. The analysis and presentation of the test results are followed by a summary and outlook.}, language = {en} }