@phdthesis{Br{\"u}nger2020,
  type      = {Master Thesis},
  author    = {Br{\"u}nger, Fabian},
  title     = {Integration eines Hardwarebeschleunigers f{\"u}r Maschinelles Lernen in einen RISC-V RV32IM Prozessor {\"u}ber Memory-Mapped Register},
  doi       = {10.26205/opus-2998},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29988},
  pages     = {150},
  year      = {2020},
  abstract  = {Im Rahmen dieser Arbeit wurde eine Analyse auf Register Transfer Level (RTL) Ebene des vom Fraunhofer IMS in Verilog entwickelten RV32IM RISC-V Prozessors durchgef{\"u}hrt und der Configurable Accelerator Engine for Convolution Operations (Caeco) als Hardware-Beschleuniger f{\"u}r Maschinelles Lernen (ML) integriert. Das Design wurde speziell auf das Lesen von Caecodaten und auf das Interrupt-Verhalten getestet und verifiziert. Das Schreiben von Caecodaten wurde zwar auf RTL Ebene simuliert, allerdings nicht auf dem Field Programmable Gate Arrays (FPGA) verifiziert. Durch einen erarbeiteten Hardware- und Software-Entwicklungsfluss werden beide Str{\"a}nge optimiert und parallelisiert. Die Hardware-Entwicklung wurde in eine Gitlab Development and Operations (DevOps) Umgebung integriert, wodurch das Design im Project Batch Flow Modus der Vivado 2020.1 IDE automatisiert simuliert, synthetisiert und auf der Entwicklungsplatine Nexys4 DDR implementiert wird. Die Verifizierungsgrundlage bildet der entwickelte Programm- Code, der f{\"u}r die RTL Simulation, f{\"u}r die Simulation im Instruktionssimulator riscvOVPsim der Firma Imperas und dem Debugging des Designs auf dem FPGA genutzt wird. Letzteres wurde in der Eclipse IDE durchgef{\"u}hrt, wobei der JTAG Olimex ARM-USB-Tiny-H Adapter als Debug-Schnittstelle eingesetzt worden ist. Die Schnittstelle der beiden Entwicklungsstr{\"a}nge bilden zwei eigens geschriebene Rust Programme und das Xilinx Programm data2mem, durch die die kompilierten ELF Dateien in xilinx-kompatible MEM bzw. COE Dateien umgewandelt werden.},
  language  = {de}
}
@phdthesis{Beer2021,
  type      = {Master Thesis},
  author    = {Beer, Aaron},
  title     = {Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen},
  doi       = {10.26205/opus-3114},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31146},
  pages     = {187},
  year      = {2021},
  abstract  = {Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller f{\"u}r die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erl{\"a}utert und die f{\"u}r die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erl{\"a}utert und die erzielten Optimierungen anhand der Testschaltungen dargestellt.},
  language  = {de}
}
@phdthesis{Kremer2022,
  type      = {Master Thesis},
  author    = {Kremer, Robert},
  title     = {Experimentelle und simulative Untersuchung der Kristallstruktur und Eigenspannungen an Selektiv Lasergeschmolzenen Bauteilen aus CuSn10},
  doi       = {10.26205/opus-3162},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31624},
  year      = {2022},
  abstract  = {Die vorliegende Masterthesis behandelt die Prozess- und Kristallstruktursimulation Selektiv Lasergeschmolzener CuSn10 Bauteile mit Ansys. Zun{\"a}chst wurde das Ausgangspulver untersucht und auf der vorhandenen Fertigungsanlage parametrisiert. Mit dem erstellten Parametersatz wurden Werkstoffproben gefertigt und untersucht, um zusammen mit Literaturwerten ein Werkstoffmodell f{\"u}r die Simulationen aufbauen zu k{\"o}nnen. Anschließend wurde ein thermisch-mechanisches Modell zur Prozesssimulation in Ansys aufgebaut und anhand gefertigter Bauteile kalibriert. Es gelang, damit die Eigenspannungen in einem Bauteil vorherzusagen, welches zuvor gefertigt und mittels Bohrlochmethode untersucht wurde. Eine weitere Validierung scheiterte aufgrund der gew{\"a}hlten Geometrie des Validierungsbauteiles . Die Kristallstruktur konnte mit einem in Ansys hinterlegten Werkstoffmodel f{\"u}r einen 1.4404 simuliert und mit vorhandenen Werten {\"u}berpr{\"u}ft werden. Mit dem erstellten Werkstoffmodell wurde die Kristallstruktur f{\"u}r CuSn10 vorhergesagt, jedoch im Rahmen dieser Arbeit nicht validiert. Abschließend wird eine Empfehlung f{\"u}r das weitere Vorgehen gegeben.},
  language  = {de}
}
@phdthesis{Led{\"u}c2021,
  type      = {Master Thesis},
  author    = {Led{\"u}c, Philipp},
  title     = {Erweiterung feldprogrammierbarer Bausteine um eine PCI Express Schnittstelle als Schl{\"u}sseltechnologie zur Vernetzung digitaler Systeme und k{\"u}nstlicher Intelligenz},
  doi       = {10.26205/opus-3076},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30760},
  pages     = {199},
  year      = {2021},
  abstract  = {In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core f{\"u}r die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardware{\"u}begreifenden Systemen der K{\"u}nstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeing{\"u}ltiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzusch{\"a}tzen und wenn m{\"o}glich zu verringern.},
  language  = {de}
}
@phdthesis{D{\"u}perthal2019,
  type      = {Master Thesis},
  author    = {D{\"u}perthal, Johannes},
  title     = {Erweiterung eines Clocktree-Analyse-Tools zur Feststellung der strukturellen {\"A}quivalenz von Clocktrees},
  doi       = {10.26205/opus-3067},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30676},
  pages     = {86},
  year      = {2019},
  abstract  = {In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enth{\"a}lt, sind Teil der Tcl- Anwendung. Die Benutzeroberfl{\"a}che wird durch eine Qt-Applikation realisiert, welche durch die Komponente f{\"u}r den Vergleich der Clocktrees erg{\"a}nzt wird. Der Algorithmus f{\"u}r diesen {\"A}quivalenzcheck basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert, um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente, welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic- Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist.},
  language  = {de}
}
@phdthesis{Drissi El Bouzaidi2023,
  type      = {Master Thesis},
  author    = {Drissi El Bouzaidi, Achraf},
  title     = {Entwurf von seriellen Schnittstellen zur Konfiguration und Test integrierter Schaltkreise},
  doi       = {10.26205/opus-3368},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33685},
  pages     = {148},
  year      = {2023},
  abstract  = {Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur Konfiguration und {\"U}berpr{\"u}fung von integrierten Schaltungen. Das Projekt behandelt zum einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG (Joint Test Action Group) Protokolls in Verilog. Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden Funktionen des I2C-Master gem{\"a}ß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie die Grundschaltung implementiert wurde und wie die implementierten Module genutzt werden k{\"o}nnen. Der Hauptbestandteil besch{\"a}ftigt sich mit den grundlegenden Konzepten des JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll in Verilog umgesetzt wurde und wie es zur {\"U}berpr{\"u}fung und Konfiguration des Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der Simulation von Testf{\"a}llen und einer Zusammenfassung der Ergebnisse.},
  language  = {de}
}
@phdthesis{Yilmaz2019,
  type      = {Master Thesis},
  author    = {Yilmaz, Semih},
  title     = {Entwurf eines strahlenharten 5V Spannungsreglers aus kaskodierten D{\"u}nngate-Transistoren in einer 65nm CMOS Technologie},
  doi       = {10.26205/opus-3062},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30621},
  pages     = {71},
  year      = {2019},
  abstract  = {Der vorliegende Bericht „Entwurf eines strahlenharten 5V Spannungsreglers aus kaskodierten D{\"u}nngate-Transistoren in einer 65nm CMOS Technologie" beschreibt eine an der Fachhochschule Dortmund im Fachbereich Elektrotechnik im Rahmen der Masterthesis durchgef{\"u}hrte Studie. Ziel des Projekts ist die Entwicklung eines 5V Spannungsreglers, der einen CAN zu I2C Br{\"u}cken Chip mit Spannung versorgt. Dabei ist zu beachten, dass die Core Transistoren in 65nm CMOS mit einer maximalen Spannung von 1,2V betrieben werden k{\"o}nnen. Der Chip soll f{\"u}r die Steuerung des Atlas Pixel Detektors am CERN eingesetzt werden.},
  language  = {de}
}
@phdthesis{Christiani2023,
  type      = {Master Thesis},
  author    = {Christiani, Stanislav},
  title     = {Entwurf eines integrierten 3-Level Abw{\"a}rtswandlers in einer 180nm CMOS Technologie},
  doi       = {10.26205/opus-3361},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33610},
  pages     = {80},
  year      = {2023},
  abstract  = {In dieser Arbeit wird ein 3-Level-Abw{\"a}rtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivit{\"a}t und Kapazit{\"a}t des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die {\"U}bertragungsfunktion des 3-Level-Abw{\"a}rtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die {\"U}bertragungsfunktion des PID-Kompensators wird ausf{\"u}hrlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abw{\"a}rtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso" zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V f{\"u}r einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht {\"u}berschreiten und die Schaltfrequenz soll bei 4 MHz liegen.},
  language  = {de}
}
@phdthesis{Christiani2023,
  type      = {Master Thesis},
  author    = {Christiani, Stanislav},
  title     = {Entwurf eines integrierten 3-Level Abw{\"a}rtswandlers in einer 180nm CMOS Technologie},
  doi       = {10.26205/opus-3357},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33576},
  pages     = {80},
  year      = {2023},
  abstract  = {Volltext-Dokument wurde aufgrund notwendiger Korrekturen auf Wunsch des Urhebers entfernt. Die korrigierte Version ist unter folgendem DOI erreichbar: https://doi.org/10.26205/opus-3361 In dieser Arbeit wird ein 3-Level-Abw{\"a}rtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivit{\"a}t und Kapazit{\"a}t des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die {\"U}bertragungsfunktion des 3-Level-Abw{\"a}rtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die {\"U}bertragungsfunktion des PID-Kompensators wird ausf{\"u}hrlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abw{\"a}rtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso" zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V f{\"u}r einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht {\"u}berschreiten und die Schaltfrequenz soll bei 4 MHz liegen.},
  language  = {de}
}
@phdthesis{Lippold2018,
  type      = {Master Thesis},
  author    = {Lippold, Markus},
  title     = {Entwurf einer Delay-Locked Loop f{\"u}r die Nutzung als Time-to- Digital Converter in einer Time-of-Flight Anwendung in 350nm CMOS Technologie},
  doi       = {10.26205/opus-3050},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30508},
  pages     = {120},
  year      = {2018},
  abstract  = {Im Rahmen dieser Masterthesis wird eine Delay-Locked Loop von einem idealen Aufbau {\"u}ber Verilog-A Modellen bis hin zur realen Umsetzung entworfen. Diese Delay-Locked Loop (DLL) wird f{\"u}r die Nutzung in einem Time-to-Digital Converter (TDC) mit Local-Passiv-Interpolation, entwickelt. Mit Hilfe des TDC soll eine Verz{\"o}gerungszeit bei einer Time-of-Flight Anwendung ermittelt werden. Hauptbestandteil dieser Arbeit ist es, eine Charge Pump zu implementieren, welche eine geringe Auswirkung auf die Phasenverschiebung der Regelschleife aufgrund von parasit{\"a}ren Eigenschaften im Schaltmoment aufweist. Zudem wird f{\"u}r die Stromregelung innerhalb der Charge Pump ein pr{\"a}ziser Transkonduktanzverst{\"a}rker (OTA) mit einem hohen Eingangsspannungsbereich implementiert. F{\"u}r die Entkopplung der Verz{\"o}gerungskette als Last von der Filterspannung wird ein Low-Dropout Spannungsregler (LDO) entwickelt. Im Verlauf der Arbeit hat sich gezeigt, dass eine Charge Pump, aufgebaut mit einem differentiellen Stromzweig, aufgrund des konstant fließenden Stroms die geringsten parasit{\"a}ren Einfl{\"u}sse aufweist. Innerhalb dieser Charge Pump wird ein gefalteter Transkonduktanzverst{\"a}rker als Spannungsfolger genutzt, um das Potential in den Zweigen der differentiellen Stufe aneinander anzugleichen und somit die Einfl{\"u}sse im Schaltmoment zu verringern. Zus{\"a}tzlich erfolgt {\"u}ber diesen Verst{\"a}rker eine exakte Stromanpassung der UP- und DOWN-Str{\"o}me. F{\"u}r die Umsetzung der Verz{\"o}gerungskette wird das Rauschverhalten verschiedener CMOSInverter bez{\"u}glich Phasenrauschen und Jitter simuliert. Aufgrund dieser Simulationen ist der differentielle Inverter mit NMOS-Kreuzkopplung f{\"u}r die Umsetzung der Delay-Line ausgew{\"a}hlt worden. Die real aufgebaute Delay-Locked Loop wird nach der Spezifikation f{\"u}r Automobilanwendungen in einem Temperaturbereich von -50°C bis 120°C simuliert. Zus{\"a}tzlich werden globale und lokale prozessbedingte Variation ber{\"u}cksichtigt. Bei dieser Simulation stellt sich eine maximale Phasenverschiebung zur Referenzperiodendauer von 218 ps ein. Dies entspricht bei einer Referenzfrequenz von 25 MHz einer Abweichung von ca. 0,5 \% und f{\"u}hrt zu einem Messfehler der Delay-Locked Loop von 3 cm. Somit k{\"o}nnte im schlechtesten Fall ein Objekt von der ToF-Kamera mit einem Fehler von 3 cm detektiert werden.},
  language  = {de}
}