@techreport{OpelBieseke2018,
  author    = {Opel, Harald and Bieseke, Tobias},
  title     = {storyLAB kiU Startbericht 2016-2018},
  organization    = {storyLAB kiU Fachhochschule Dortmund},
  doi       = {10.26205/opus-3717},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37176},
  pages     = {54},
  year      = {2018},
  abstract  = {Die ersten beiden Jahre nach Start und feierlicher Er{\"o}ffnung ist das kiU einen mutigen, mitunter riskanten Weg gegangen. Große Investitionen in Technologie und in kompetentes Personal f{\"u}r {\"o}ffentlichkeitswirksame Projekte. Dieser Bericht gibt eine {\"U}bersicht {\"u}ber diese erste Phase.},
  language  = {de}
}
@phdthesis{Guellaf2018,
  type      = {Bachelor Thesis},
  author    = {Guellaf, Othmane},
  title     = {Entwicklung einer Ansteuerung eines an einem FPGA angeschlossenen DA-Wandlers unter Nutzung einer QT-Anwendung},
  doi       = {10.26205/opus-3066},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30664},
  pages     = {44},
  year      = {2018},
  abstract  = {Ziel dieser Arbeit ist, die Entwicklung einer DA-Wandler-Ansteuerung unter Nutzung einer Qt-Anwendung. Diese Arbeit ist eine Fortsetzung des im Rahmen der betrieblichen Praxis durchgef{\"u}hrten Projektes, in dessen Rahmen die Steuerung eines Digital-Ana-log-Wandlers in VHDL entworfen wurde. Die beiden Arbeiten sind wiederum Bestandteil des POLDI-Projekts, welches zum Ziel hat mit Hilfe von polarisiertem Licht einen ber{\"u}hrungslosen Win-kelsensor zu entwickeln.},
  language  = {de}
}
@phdthesis{Lippold2018,
  type      = {Master Thesis},
  author    = {Lippold, Markus},
  title     = {Entwurf einer Delay-Locked Loop f{\"u}r die Nutzung als Time-to- Digital Converter in einer Time-of-Flight Anwendung in 350nm CMOS Technologie},
  doi       = {10.26205/opus-3050},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30508},
  pages     = {120},
  year      = {2018},
  abstract  = {Im Rahmen dieser Masterthesis wird eine Delay-Locked Loop von einem idealen Aufbau {\"u}ber Verilog-A Modellen bis hin zur realen Umsetzung entworfen. Diese Delay-Locked Loop (DLL) wird f{\"u}r die Nutzung in einem Time-to-Digital Converter (TDC) mit Local-Passiv-Interpolation, entwickelt. Mit Hilfe des TDC soll eine Verz{\"o}gerungszeit bei einer Time-of-Flight Anwendung ermittelt werden. Hauptbestandteil dieser Arbeit ist es, eine Charge Pump zu implementieren, welche eine geringe Auswirkung auf die Phasenverschiebung der Regelschleife aufgrund von parasit{\"a}ren Eigenschaften im Schaltmoment aufweist. Zudem wird f{\"u}r die Stromregelung innerhalb der Charge Pump ein pr{\"a}ziser Transkonduktanzverst{\"a}rker (OTA) mit einem hohen Eingangsspannungsbereich implementiert. F{\"u}r die Entkopplung der Verz{\"o}gerungskette als Last von der Filterspannung wird ein Low-Dropout Spannungsregler (LDO) entwickelt. Im Verlauf der Arbeit hat sich gezeigt, dass eine Charge Pump, aufgebaut mit einem differentiellen Stromzweig, aufgrund des konstant fließenden Stroms die geringsten parasit{\"a}ren Einfl{\"u}sse aufweist. Innerhalb dieser Charge Pump wird ein gefalteter Transkonduktanzverst{\"a}rker als Spannungsfolger genutzt, um das Potential in den Zweigen der differentiellen Stufe aneinander anzugleichen und somit die Einfl{\"u}sse im Schaltmoment zu verringern. Zus{\"a}tzlich erfolgt {\"u}ber diesen Verst{\"a}rker eine exakte Stromanpassung der UP- und DOWN-Str{\"o}me. F{\"u}r die Umsetzung der Verz{\"o}gerungskette wird das Rauschverhalten verschiedener CMOSInverter bez{\"u}glich Phasenrauschen und Jitter simuliert. Aufgrund dieser Simulationen ist der differentielle Inverter mit NMOS-Kreuzkopplung f{\"u}r die Umsetzung der Delay-Line ausgew{\"a}hlt worden. Die real aufgebaute Delay-Locked Loop wird nach der Spezifikation f{\"u}r Automobilanwendungen in einem Temperaturbereich von -50°C bis 120°C simuliert. Zus{\"a}tzlich werden globale und lokale prozessbedingte Variation ber{\"u}cksichtigt. Bei dieser Simulation stellt sich eine maximale Phasenverschiebung zur Referenzperiodendauer von 218 ps ein. Dies entspricht bei einer Referenzfrequenz von 25 MHz einer Abweichung von ca. 0,5 \% und f{\"u}hrt zu einem Messfehler der Delay-Locked Loop von 3 cm. Somit k{\"o}nnte im schlechtesten Fall ein Objekt von der ToF-Kamera mit einem Fehler von 3 cm detektiert werden.},
  language  = {de}
}
@phdthesis{Krause2018,
  type      = {Master Thesis},
  author    = {Krause, Matthias},
  title     = {Entwicklung eines Delay-Locked Loop basierten Time-to- Digital Converters mit Sub-Gate-Delay Aufl{\"o}sung f{\"u}r eine Time-of-Flight Anwendung in 350 nm CMOS Technologie},
  doi       = {10.26205/opus-3049},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30496},
  pages     = {107},
  year      = {2018},
  abstract  = {In dieser Thesis wird ein Time-to-Digital Converter mit einer Sub-Gate-Delay Aufl{\"o}sung, also einer h{\"o}heren Aufl{\"o}sung als die Durchlaufzeit eines in dieser Prozesstechnik realisierten Inverters, mithilfe verschiedener Ans{\"a}tze, wie dem Vernier TDC oder dem Local Passive Interpolation TDC, untersucht. Hierbei wird eine Delay-Locked Loop genutzt, um die Durchlaufzeit der jeweiligen Inverterkette zu regeln. Der Vorteil dieses Ansatzes ist, dass die Durchlaufzeit auch bei PVT-Variationen, also Variation der Prozesscorner, Versorgungsspannung und Temperatur, auf die Referenzperiodendauer eingestellt wird. Somit sind lokale Prozessabweichungen die vorherrschende Quelle f{\"u}r Ungenauigkeiten in der Aufl{\"o}sung des TDC. Die Aufl{\"o}sung kann mithilfe der differentialen und integralen Nichtlinearit{\"a}t beschrieben und ausgewertet werden.},
  language  = {de}
}
@phdthesis{Rizwan2018,
  type      = {Master Thesis},
  author    = {Rizwan, Ahmad},
  title     = {Analog and Digital CMOS Circuit Design for the Control System of ATLAS Pixel Detector},
  doi       = {10.26205/opus-3055},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30554},
  pages     = {114},
  year      = {2018},
  abstract  = {This Master thesis is part of an effort to implement the planned upgrade High- Luminosity Large Hadron Collider (HL-LHC) at CERN Geneva/Switzerland. The ATLAS Pixel Detector which is installed at the LHC is also getting among others a new detector control system (DCS) update. Each module in the Detector Control System will have an integrated DCS chip which includes on-chip shunt and Linear regulators, ADC, bypass transistor and a modified I2C slave node. In this master thesis, Shunt and Linear regulators are explained and simulated using the Globalfoundaries 130nm CMOS designkit. A Kuijk bandgap reference based Power-On-Reset (POR) circuit is explained and designed in detail. The design of the POR includes an implementation with CMOS instead of diodes or bipolar transistors. It was simulated using Globelfoundaries 130nm CMOS designkit. Finally, a layout was developed for fabrication. The DCS system needs DCS bridge controllers which include a Controller Area Network (CAN) node and a modified I2C master node. For this purpose CAN and CANopen standards are explained in detail for implementation.},
  language  = {de}
}
@phdthesis{Mokrane2018,
  type      = {Bachelor Thesis},
  author    = {Mokrane, Oussama},
  title     = {Entwicklung eines Low-Side Komparators f{\"u}r einen S{\"a}gezahngenerator zur Verwendung in einem Tiefsetzsteller in 180nm CMOS Technologie},
  doi       = {10.26205/opus-3047},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30476},
  pages     = {63},
  year      = {2018},
  abstract  = {In dieser Arbeit wird ein Low-Side Komparator entwickelt. Der Low Side Komparator wird in die integrierte Schaltung eines S{\"a}gezahngenerators eingesetzt zur Verwendung in einem Tiefsetzsteller, welcher in einer 180nm CMOS Technologie entworfen worden ist und durch die Firma United Microelectronics Corporations (UMC) produziert werden soll. F{\"u}r die Entwicklung und Simulation der Schaltung des Komparators wird das Programm ,"Virtuoso 6.1-64b" des Softwareherstellers "Cadence Design Systems" verwendet. Cadence Design Systems, Inc. ist einer der weltweit gr{\"o}ßten Anbieter von Entwurfsautomatisierung elektronischer Systeme. Diese Software bietet Simulationsmodelle f{\"u}r alle im Tiefsetzsteller verwendeten Bauteile.},
  language  = {de}
}
@phdthesis{Deniz2018,
  type      = {Bachelor Thesis},
  author    = {Deniz, Sahin},
  title     = {Entwurf eines Low-Drop Out Regulators in 180nm CMOS Technologie f{\"u}r die Verwendung in einem synchronen DC-DC Spannungswandler},
  doi       = {10.26205/opus-3042},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30423},
  pages     = {86},
  year      = {2018},
  abstract  = {In dieser Arbeit wird ein Low-Dropout Spannungsregler f{\"u}r einen synchronen Abw{\"a}rtswandler/ Tiefsetzsteller (eng. step-down/Buck-Converter) entwickelt. Im Rahmen des Projektes soll der integrierte Spannungsregler, der eine Eingangsspannung von 3,3 V in eine Ausgangsspannung von 1,2 V umwandelt, in einer 180nm CMOS Technologie entworfen werden. F{\"u}r die Entwicklung und Simulation der Schaltung des Reglers wird das Programm „Virtuoso" des Softwareherstellers „Cadence Design Systems" verwendet. Cadence Design Systems, Inc. ist einer der weltweit gr{\"o}ßten Anbieter von Entwurfsautomatisierung elektronischer Systeme. Diese Software bietet Simulationsmodelle f{\"u}r alle im Abw{\"a}rtswandler verwendeten Bauteile.},
  language  = {de}
}
@article{BeenkenL{\"u}ger2018,
  author    = {Beenken, Matthias and L{\"u}ger, Reinhardt},
  title     = {Das kundenorientierte Versicherungsunternehmen und die IDD},
  series = {Zeitschrift f{\"u}r Versicherungswesen},
  volume    = {69 (2018)},
  number    = {3},
  issn      = {0514-2784},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29341},
  pages     = {81 -- 84},
  year      = {2018},
  language  = {de}
}
@article{BeenkenDurchholz2018,
  author    = {Beenken, Matthias and Durchholz, Christian},
  title     = {Interessenkonflikte des Sachwalters},
  series = {Zeitschrift f{\"u}r Versicherungswesen},
  volume    = {69 (2018)},
  number    = {12},
  issn      = {0514-2784},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29353},
  pages     = {370 -- 372},
  year      = {2018},
  language  = {de}
}
@article{BeenkenL{\"u}ger2018,
  author    = {Beenken, Matthias and L{\"u}ger, Reinhardt},
  title     = {Wie kontrolliert man den Lernerfolg?},
  series = {Zeitschrift f{\"u}r Versicherungswesen},
  volume    = {69 (2018)},
  number    = {17},
  issn      = {0514-2784},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29365},
  pages     = {509 -- 512},
  year      = {2018},
  language  = {de}
}