@book{UrbanBeckerBraeckleinetal.2021,
  author    = {Urban, Gerald A. and Becker, Kurt and Braecklein, Martin and Habenstein, Birgit and Knaup, Petra and Melzer, Andreas and Stieglitz, Thomas and Urban, Gerald and Zaunseder, Sebastian},
  title     = {Technologische Souver{\"a}nit{\"a}t in der Biomedizinischen Technik - der Mensch im Fokus},
  publisher = {VDE Verband der Elektrotechnik Elektronik Informationstechnik},
  address   = {Frankfurt am Main},
  pages     = {52},
  year      = {2021},
  language  = {de}
}
@phdthesis{Beer2021,
  type      = {Master Thesis},
  author    = {Beer, Aaron},
  title     = {Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen},
  doi       = {10.26205/opus-3114},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31146},
  pages     = {187},
  year      = {2021},
  abstract  = {Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller f{\"u}r die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erl{\"a}utert und die f{\"u}r die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erl{\"a}utert und die erzielten Optimierungen anhand der Testschaltungen dargestellt.},
  language  = {de}
}
@phdthesis{Led{\"u}c2021,
  type      = {Master Thesis},
  author    = {Led{\"u}c, Philipp},
  title     = {Erweiterung feldprogrammierbarer Bausteine um eine PCI Express Schnittstelle als Schl{\"u}sseltechnologie zur Vernetzung digitaler Systeme und k{\"u}nstlicher Intelligenz},
  doi       = {10.26205/opus-3076},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30760},
  pages     = {199},
  year      = {2021},
  abstract  = {In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core f{\"u}r die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardware{\"u}begreifenden Systemen der K{\"u}nstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeing{\"u}ltiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzusch{\"a}tzen und wenn m{\"o}glich zu verringern.},
  language  = {de}
}
@phdthesis{Pille2021,
  type      = {Master Thesis},
  author    = {Pille, Andreas},
  title     = {Optimierung eines Local Passive Interpolation Time-to-Digital Converters mit Sub-Gate Delay f{\"u}r eine Time-of-Flight Anwendung},
  doi       = {10.26205/opus-2990},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29907},
  pages     = {82},
  year      = {2021},
  abstract  = {Im Rahmen dieser Masterthesis wird in Zusammenarbeit mit der Firma Elmos Semiconductor AG ein Time-To-Digital Converter fur eine Time-of-Flight Anwendung weiterentwickelt und optimiert. Als Ausgangspunkt dafur dient die in der vorhergehenden Masterstudienarbeit optimierte Schaltung eines vorhandenen TDC. Die prim{\"a}re Aufgabe des Time-to-Digital Converters ist die Quantifizierung einer zeitlichen Verz{\"o}gerung zwischen zwei Eingangssignalen. Genutzt wird dafur ein Local Passive Interpolation (LPI) TDC mit einer angepeilten Aufl{\"o}sung von 70 Pikosekunden, der als integrierte Schaltung in einer 350 nm CMOS-Technologie realisiert wird. Hauptbestandteil dieser Arbeit ist die Verringerung vorhandener Messungenauigkeiten, die Untersuchung des Einflusses von Layout-Effekten auf die Funktion des TDC und die Uberf{\"u}hrung der optimierten Schaltung in ein Layout.},
  language  = {de}
}