@book{Gustrau2023,
  author    = {Gustrau, Frank},
  title     = {Electromagnetic Design},
  publisher = {Hanser},
  address   = {M{\"u}nchen},
  isbn      = {978-3-446-47418-5},
  pages     = {330},
  year      = {2023},
  language  = {de}
}
@book{UrbanBeckerBraeckleinetal.2021,
  author    = {Urban, Gerald A. and Becker, Kurt and Braecklein, Martin and Habenstein, Birgit and Knaup, Petra and Melzer, Andreas and Stieglitz, Thomas and Urban, Gerald and Zaunseder, Sebastian},
  title     = {Technologische Souver{\"a}nit{\"a}t in der Biomedizinischen Technik - der Mensch im Fokus},
  publisher = {VDE Verband der Elektrotechnik Elektronik Informationstechnik},
  address   = {Frankfurt am Main},
  pages     = {52},
  year      = {2021},
  language  = {de}
}
@phdthesis{{\"O}zkan2022,
  type      = {Master Thesis},
  author    = {{\"O}zkan, Nurullah},
  title     = {Entwicklung eines Messkonzeptes zur Detektion ionisierender Photonenstrahlung durch ein elektronisches Personendosimeter},
  doi       = {10.26205/opus-3169},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31698},
  pages     = {147},
  year      = {2022},
  abstract  = {Ionisierende Strahlung kann bei h{\"o}heren Dosisleistungen lebensgef{\"a}hrlich sein. Um die Menschen vor solch einer Strahlung warnen zu k{\"o}nnen, wird im Rahmen dieser Arbeit die Entwicklung eines Messkonzeptes in CMOS Technologie zur Detektion ionisierender Photonenstrahlung durch ein elektronisches Personendosimeter beschrieben. Die entwickelte Schaltung soll sp{\"a}ter in einem Personendosimeter im klinischen Umfeld zum Einsatz kommen. Zus{\"a}tzlich werden die Charakteristiken einer PIN-Diode untersucht. Die Schaltung wird auf Transistorebene aufgebaut, sodass sie sp{\"a}ter als integrierte Schaltung in einem Chip hergestellt werden kann.},
  language  = {de}
}
@phdthesis{Beer2021,
  type      = {Master Thesis},
  author    = {Beer, Aaron},
  title     = {Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen},
  doi       = {10.26205/opus-3114},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31146},
  pages     = {187},
  year      = {2021},
  abstract  = {Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller f{\"u}r die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erl{\"a}utert und die f{\"u}r die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erl{\"a}utert und die erzielten Optimierungen anhand der Testschaltungen dargestellt.},
  language  = {de}
}
@phdthesis{Led{\"u}c2021,
  type      = {Master Thesis},
  author    = {Led{\"u}c, Philipp},
  title     = {Erweiterung feldprogrammierbarer Bausteine um eine PCI Express Schnittstelle als Schl{\"u}sseltechnologie zur Vernetzung digitaler Systeme und k{\"u}nstlicher Intelligenz},
  doi       = {10.26205/opus-3076},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30760},
  pages     = {199},
  year      = {2021},
  abstract  = {In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core f{\"u}r die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardware{\"u}begreifenden Systemen der K{\"u}nstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeing{\"u}ltiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzusch{\"a}tzen und wenn m{\"o}glich zu verringern.},
  language  = {de}
}
@phdthesis{Achtelik2019,
  type      = {Master Thesis},
  author    = {Achtelik, Raphael},
  title     = {Entwicklung einer elektronischen Last zur Pr{\"u}fung von Spannungsversorgungen in der Produktentwicklung},
  doi       = {10.26205/opus-3068},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30681},
  pages     = {58},
  year      = {2019},
  abstract  = {In dieser Masterarbeit wird die Entwicklung einer elektronischen Last zur Pr{\"u}fung von Spannungsversorgungen in der Produktentwicklung beschrieben. Basierend auf den Ergebnissen einer vorherigen Arbeit, wurde ein Schaltplan entwickelt. Die theoretischen Grundlagen des in diesem Schaltplan verwendeten Regelkreises werden erl{\"a}utert und die Instabilit{\"a}t der Regelung, anhand von Simulationen, aufgezeigt. Anschließend wird eine geeignete Kompensationsschaltung entwickelt und deren Stabilit{\"a}t nachgewiesen. Es folgt die Auswahl von Bauteilen sowie die Worst-Case Betrachtungen der jeweiligen Betriebszust{\"a}nde. Der Erstellung eines Platinen Layouts und einer Programmierung des verwendeten Mikrocontrollers folgen abschließende Funktionstests der erstellten Platine.},
  language  = {de}
}
@phdthesis{D{\"u}perthal2019,
  type      = {Master Thesis},
  author    = {D{\"u}perthal, Johannes},
  title     = {Erweiterung eines Clocktree-Analyse-Tools zur Feststellung der strukturellen {\"A}quivalenz von Clocktrees},
  doi       = {10.26205/opus-3067},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30676},
  pages     = {86},
  year      = {2019},
  abstract  = {In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enth{\"a}lt, sind Teil der Tcl- Anwendung. Die Benutzeroberfl{\"a}che wird durch eine Qt-Applikation realisiert, welche durch die Komponente f{\"u}r den Vergleich der Clocktrees erg{\"a}nzt wird. Der Algorithmus f{\"u}r diesen {\"A}quivalenzcheck basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert, um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente, welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic- Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist.},
  language  = {de}
}
@phdthesis{Fr{\"o}se2019,
  type      = {Master Thesis},
  author    = {Fr{\"o}se, Tobias},
  title     = {Strahlenharter CAN Physical Layer in 65 nm CMOS Technologie f{\"u}r das Kontrollsystem des ATLAS Pixeldetektors},
  doi       = {10.26205/opus-3064},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30649},
  pages     = {95},
  year      = {2019},
  abstract  = {Die vorliegende Masterthesis beschreibt die Entwicklung eines Strahlenharten CAN Physical Layer in einer 65 nm CMOS Technologie f{\"u}r das Kontrollsystem des ATLAS Pixeldetektors. Dieser CAN Physical Layer ist Bestandteil des DCS Chips (Detector Control System), der im Rahmen des Upgrades des ATLAS Pixeldetektors zum High Luminosity Large Hadron Collider (HL-LHC) entwickelt wird. Die Aufgabe des DCS Chips ist die Steuerung und {\"U}berwachung der Sensorik des ATLAS Pixeldetektors. Die Transistoren der verwendeten Technologie d{\"u}rfen mit maximal 1,2 Volt betrieben werden. Um dennoch die Kompatibilit{\"a}t zum CAN Standard beizubehalten ist es notwendig mit wesentlich h{\"o}heren Spannungspegeln zu arbeiten. Im Verlauf dieser Masterthesis werden zu diesem Zweck ein CAN Treiber, ein Levelshifter und ein CAN Empf{\"a}nger entworfen, die dazugeh{\"o}rigen Layouts erstellt und die Eigenschaften der Schaltungen auf dem ersten gefertigten Prototyp des DCS Chips vermessen.},
  language  = {de}
}
@phdthesis{Lippold2018,
  type      = {Master Thesis},
  author    = {Lippold, Markus},
  title     = {Entwurf einer Delay-Locked Loop f{\"u}r die Nutzung als Time-to- Digital Converter in einer Time-of-Flight Anwendung in 350nm CMOS Technologie},
  doi       = {10.26205/opus-3050},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30508},
  pages     = {120},
  year      = {2018},
  abstract  = {Im Rahmen dieser Masterthesis wird eine Delay-Locked Loop von einem idealen Aufbau {\"u}ber Verilog-A Modellen bis hin zur realen Umsetzung entworfen. Diese Delay-Locked Loop (DLL) wird f{\"u}r die Nutzung in einem Time-to-Digital Converter (TDC) mit Local-Passiv-Interpolation, entwickelt. Mit Hilfe des TDC soll eine Verz{\"o}gerungszeit bei einer Time-of-Flight Anwendung ermittelt werden. Hauptbestandteil dieser Arbeit ist es, eine Charge Pump zu implementieren, welche eine geringe Auswirkung auf die Phasenverschiebung der Regelschleife aufgrund von parasit{\"a}ren Eigenschaften im Schaltmoment aufweist. Zudem wird f{\"u}r die Stromregelung innerhalb der Charge Pump ein pr{\"a}ziser Transkonduktanzverst{\"a}rker (OTA) mit einem hohen Eingangsspannungsbereich implementiert. F{\"u}r die Entkopplung der Verz{\"o}gerungskette als Last von der Filterspannung wird ein Low-Dropout Spannungsregler (LDO) entwickelt. Im Verlauf der Arbeit hat sich gezeigt, dass eine Charge Pump, aufgebaut mit einem differentiellen Stromzweig, aufgrund des konstant fließenden Stroms die geringsten parasit{\"a}ren Einfl{\"u}sse aufweist. Innerhalb dieser Charge Pump wird ein gefalteter Transkonduktanzverst{\"a}rker als Spannungsfolger genutzt, um das Potential in den Zweigen der differentiellen Stufe aneinander anzugleichen und somit die Einfl{\"u}sse im Schaltmoment zu verringern. Zus{\"a}tzlich erfolgt {\"u}ber diesen Verst{\"a}rker eine exakte Stromanpassung der UP- und DOWN-Str{\"o}me. F{\"u}r die Umsetzung der Verz{\"o}gerungskette wird das Rauschverhalten verschiedener CMOSInverter bez{\"u}glich Phasenrauschen und Jitter simuliert. Aufgrund dieser Simulationen ist der differentielle Inverter mit NMOS-Kreuzkopplung f{\"u}r die Umsetzung der Delay-Line ausgew{\"a}hlt worden. Die real aufgebaute Delay-Locked Loop wird nach der Spezifikation f{\"u}r Automobilanwendungen in einem Temperaturbereich von -50°C bis 120°C simuliert. Zus{\"a}tzlich werden globale und lokale prozessbedingte Variation ber{\"u}cksichtigt. Bei dieser Simulation stellt sich eine maximale Phasenverschiebung zur Referenzperiodendauer von 218 ps ein. Dies entspricht bei einer Referenzfrequenz von 25 MHz einer Abweichung von ca. 0,5 \% und f{\"u}hrt zu einem Messfehler der Delay-Locked Loop von 3 cm. Somit k{\"o}nnte im schlechtesten Fall ein Objekt von der ToF-Kamera mit einem Fehler von 3 cm detektiert werden.},
  language  = {de}
}
@phdthesis{Krause2018,
  type      = {Master Thesis},
  author    = {Krause, Matthias},
  title     = {Entwicklung eines Delay-Locked Loop basierten Time-to- Digital Converters mit Sub-Gate-Delay Aufl{\"o}sung f{\"u}r eine Time-of-Flight Anwendung in 350 nm CMOS Technologie},
  doi       = {10.26205/opus-3049},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30496},
  pages     = {107},
  year      = {2018},
  abstract  = {In dieser Thesis wird ein Time-to-Digital Converter mit einer Sub-Gate-Delay Aufl{\"o}sung, also einer h{\"o}heren Aufl{\"o}sung als die Durchlaufzeit eines in dieser Prozesstechnik realisierten Inverters, mithilfe verschiedener Ans{\"a}tze, wie dem Vernier TDC oder dem Local Passive Interpolation TDC, untersucht. Hierbei wird eine Delay-Locked Loop genutzt, um die Durchlaufzeit der jeweiligen Inverterkette zu regeln. Der Vorteil dieses Ansatzes ist, dass die Durchlaufzeit auch bei PVT-Variationen, also Variation der Prozesscorner, Versorgungsspannung und Temperatur, auf die Referenzperiodendauer eingestellt wird. Somit sind lokale Prozessabweichungen die vorherrschende Quelle f{\"u}r Ungenauigkeiten in der Aufl{\"o}sung des TDC. Die Aufl{\"o}sung kann mithilfe der differentialen und integralen Nichtlinearit{\"a}t beschrieben und ausgewertet werden.},
  language  = {de}
}