@phdthesis{Achtelik2019,
  type      = {Master Thesis},
  author    = {Achtelik, Raphael},
  title     = {Entwicklung einer elektronischen Last zur Pr{\"u}fung von Spannungsversorgungen in der Produktentwicklung},
  doi       = {10.26205/opus-3068},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30681},
  pages     = {58},
  year      = {2019},
  abstract  = {In dieser Masterarbeit wird die Entwicklung einer elektronischen Last zur Pr{\"u}fung von Spannungsversorgungen in der Produktentwicklung beschrieben. Basierend auf den Ergebnissen einer vorherigen Arbeit, wurde ein Schaltplan entwickelt. Die theoretischen Grundlagen des in diesem Schaltplan verwendeten Regelkreises werden erl{\"a}utert und die Instabilit{\"a}t der Regelung, anhand von Simulationen, aufgezeigt. Anschließend wird eine geeignete Kompensationsschaltung entwickelt und deren Stabilit{\"a}t nachgewiesen. Es folgt die Auswahl von Bauteilen sowie die Worst-Case Betrachtungen der jeweiligen Betriebszust{\"a}nde. Der Erstellung eines Platinen Layouts und einer Programmierung des verwendeten Mikrocontrollers folgen abschließende Funktionstests der erstellten Platine.},
  language  = {de}
}
@phdthesis{Beer2021,
  type      = {Master Thesis},
  author    = {Beer, Aaron},
  title     = {Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen},
  doi       = {10.26205/opus-3114},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31146},
  pages     = {187},
  year      = {2021},
  abstract  = {Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller f{\"u}r die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erl{\"a}utert und die f{\"u}r die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erl{\"a}utert und die erzielten Optimierungen anhand der Testschaltungen dargestellt.},
  language  = {de}
}
@article{BeharLiuKotzenetal.2020,
  author    = {Behar, Joachim A. and Liu, Chengyu and Kotzen, Kevin and Tsutsui, Kenta and Corino, Valentina D. A. and Singh, Janmajay and Pimentel, Marco A. F. and Warrick, Philip and Zaunseder, Sebastian and Andreotti, Fernando},
  title     = {Remote health diagnosis and monitoring in the time of COVID-19},
  series = {Physiological Measurement},
  volume    = {41 (2020)},
  number    = {10},
  issn      = {1361-6579},
  year      = {2020},
  language  = {en}
}
@phdthesis{D{\"u}perthal2019,
  type      = {Master Thesis},
  author    = {D{\"u}perthal, Johannes},
  title     = {Erweiterung eines Clocktree-Analyse-Tools zur Feststellung der strukturellen {\"A}quivalenz von Clocktrees},
  doi       = {10.26205/opus-3067},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30676},
  pages     = {86},
  year      = {2019},
  abstract  = {In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enth{\"a}lt, sind Teil der Tcl- Anwendung. Die Benutzeroberfl{\"a}che wird durch eine Qt-Applikation realisiert, welche durch die Komponente f{\"u}r den Vergleich der Clocktrees erg{\"a}nzt wird. Der Algorithmus f{\"u}r diesen {\"A}quivalenzcheck basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert, um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente, welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic- Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist.},
  language  = {de}
}
@phdthesis{Fr{\"o}se2019,
  type      = {Master Thesis},
  author    = {Fr{\"o}se, Tobias},
  title     = {Strahlenharter CAN Physical Layer in 65 nm CMOS Technologie f{\"u}r das Kontrollsystem des ATLAS Pixeldetektors},
  doi       = {10.26205/opus-3064},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30649},
  pages     = {95},
  year      = {2019},
  abstract  = {Die vorliegende Masterthesis beschreibt die Entwicklung eines Strahlenharten CAN Physical Layer in einer 65 nm CMOS Technologie f{\"u}r das Kontrollsystem des ATLAS Pixeldetektors. Dieser CAN Physical Layer ist Bestandteil des DCS Chips (Detector Control System), der im Rahmen des Upgrades des ATLAS Pixeldetektors zum High Luminosity Large Hadron Collider (HL-LHC) entwickelt wird. Die Aufgabe des DCS Chips ist die Steuerung und {\"U}berwachung der Sensorik des ATLAS Pixeldetektors. Die Transistoren der verwendeten Technologie d{\"u}rfen mit maximal 1,2 Volt betrieben werden. Um dennoch die Kompatibilit{\"a}t zum CAN Standard beizubehalten ist es notwendig mit wesentlich h{\"o}heren Spannungspegeln zu arbeiten. Im Verlauf dieser Masterthesis werden zu diesem Zweck ein CAN Treiber, ein Levelshifter und ein CAN Empf{\"a}nger entworfen, die dazugeh{\"o}rigen Layouts erstellt und die Eigenschaften der Schaltungen auf dem ersten gefertigten Prototyp des DCS Chips vermessen.},
  language  = {de}
}
@article{Gr{\"a}ßerTeschSchmittetal.2021,
  author    = {Gr{\"a}ßer, Felix and Tesch, Falko and Schmitt, Jochen and Abraham, Susanne and Malberg, Hagen and Zaunseder, Sebastian},
  title     = {A pharmaceutical therapy recommender system enabling shared decision-making},
  series = {User Modeling and User-Adapted Interaction},
  volume    = {2021},
  issn      = {0924-1868},
  year      = {2021},
  language  = {en}
}
@article{Gr{\"a}ßerTeschSchmittetal.2021,
  author    = {Gr{\"a}ßer, Felix and Tesch, Falko and Schmitt, Jochen and Abraham, Susanne and Malberg, Hagen and Zaunseder, Sebastian},
  title     = {A pharmaceutical therapy recommender system enabling shared decision-making},
  series = {User Modeling and User-Adapted Interaction},
  issn      = {0924-1868},
  year      = {2021},
  language  = {en}
}
@book{Gustrau2018,
  author    = {Gustrau, Frank},
  title     = {Angewandte Feldtheorie},
  publisher = {Fachbuchverlag Leipzig im Carl Hanser Verlag},
  address   = {M{\"u}nchen},
  isbn      = {978-3-446-45671-6},
  pages     = {280},
  year      = {2018},
  language  = {de}
}
@book{Gustrau2023,
  author    = {Gustrau, Frank},
  title     = {Electromagnetic Design},
  publisher = {Hanser},
  address   = {M{\"u}nchen},
  isbn      = {978-3-446-47418-5},
  pages     = {330},
  year      = {2023},
  language  = {de}
}
@phdthesis{Jung2023,
  type      = {Master Thesis},
  author    = {Jung, Richard},
  title     = {Radiation Qualification of the Cologne Chip GateMate A1 FPGA},
  doi       = {10.26205/opus-3364},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33643},
  pages     = {118},
  year      = {2023},
  abstract  = {In this thesis, the radiation sensitivity of the novel Cologne Chip GateMate A1 field-programmable gate array (FPGA) is evaluated. An initial introduction of radiation mechanisms and their effects on electronics is given, followed by a brief overview of radiation test standards. The common elements present in FPGAs are discussed, which is followed by details of the GateMate FPGA device and a description of the software design flow. Afterwards, the development of a purpose-built printed circuit board (PCB) for radiation tests with the GateMate FPGA is detailed. Four components of the GateMate have been tested during three radiation campaigns, as well as a benchmark circuit to compare the radiation performance of the GateMate with other FPGAs tested at the European Organization for Nuclear Research (CERN). The test architecture consists of the device under test (DUT) FPGA and a TESTER FPGA whose task is to provide inputs to the DUT and record its response. The DUT and TESTER designs developed for all tests are discussed in detail. Finally, the results obtained during the irradiation campaigns are presented, showing that the GateMate FPGA performs similarly to other FPGAs using the same process technology. Only the benchmark test was not finalized, as implementation problems prevented its completion in the given time frame. The thesis concludes with a comprehensive summary and outlook.},
  language  = {en}
}