@phdthesis{Winkler2019,
  type      = {Master Thesis},
  author    = {Winkler, Florian},
  title     = {Verification of the Shunt-Low-Dropout voltage regulator for the current based supply of the serially connected pixel detector modules of the ATLAS- and CMS-experiments at the High-Luminosity Large Hadron Collider},
  doi       = {10.26205/opus-3059},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30597},
  pages     = {71},
  year      = {2019},
  abstract  = {Diese Ausarbeitung dokumentiert die Verifikation des Shunt-Low-Dropout-Spannungsreglers f{\"u}r den Einsatz im ATLAS- und CMS-Projekt. Im Rahmen einer Kooperation zwischen der Fachhochschule Dortmund und dem Forschungsinstitut CERN in Genf wird eine integrierte CMOS Schaltung zur seriellen, strombasierten Spannungsregelung der Pixeldetektormodule entwickelt. Der Fokus dieser Masterthesis ist die simulationstechnische Verifikation unter Ber{\"u}cksichtigung der spezifizierten Einsatzbedingungen in den Experimenten und umfasst - neben einer Einf{\"u}hrung in den Shunt-LDO Regler auf Basis des Testchip C - die Vorstellung und Dokumentation der erarbeiteten Simulationsergebnisse.},
  language  = {de}
}
@phdthesis{Fr{\"o}se2019,
  type      = {Master Thesis},
  author    = {Fr{\"o}se, Tobias},
  title     = {Strahlenharter CAN Physical Layer in 65 nm CMOS Technologie f{\"u}r das Kontrollsystem des ATLAS Pixeldetektors},
  doi       = {10.26205/opus-3064},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30649},
  pages     = {95},
  year      = {2019},
  abstract  = {Die vorliegende Masterthesis beschreibt die Entwicklung eines Strahlenharten CAN Physical Layer in einer 65 nm CMOS Technologie f{\"u}r das Kontrollsystem des ATLAS Pixeldetektors. Dieser CAN Physical Layer ist Bestandteil des DCS Chips (Detector Control System), der im Rahmen des Upgrades des ATLAS Pixeldetektors zum High Luminosity Large Hadron Collider (HL-LHC) entwickelt wird. Die Aufgabe des DCS Chips ist die Steuerung und {\"U}berwachung der Sensorik des ATLAS Pixeldetektors. Die Transistoren der verwendeten Technologie d{\"u}rfen mit maximal 1,2 Volt betrieben werden. Um dennoch die Kompatibilit{\"a}t zum CAN Standard beizubehalten ist es notwendig mit wesentlich h{\"o}heren Spannungspegeln zu arbeiten. Im Verlauf dieser Masterthesis werden zu diesem Zweck ein CAN Treiber, ein Levelshifter und ein CAN Empf{\"a}nger entworfen, die dazugeh{\"o}rigen Layouts erstellt und die Eigenschaften der Schaltungen auf dem ersten gefertigten Prototyp des DCS Chips vermessen.},
  language  = {de}
}
@phdthesis{Jung2023,
  type      = {Master Thesis},
  author    = {Jung, Richard},
  title     = {Radiation Qualification of the Cologne Chip GateMate A1 FPGA},
  doi       = {10.26205/opus-3364},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33643},
  pages     = {118},
  year      = {2023},
  abstract  = {In this thesis, the radiation sensitivity of the novel Cologne Chip GateMate A1 field-programmable gate array (FPGA) is evaluated. An initial introduction of radiation mechanisms and their effects on electronics is given, followed by a brief overview of radiation test standards. The common elements present in FPGAs are discussed, which is followed by details of the GateMate FPGA device and a description of the software design flow. Afterwards, the development of a purpose-built printed circuit board (PCB) for radiation tests with the GateMate FPGA is detailed. Four components of the GateMate have been tested during three radiation campaigns, as well as a benchmark circuit to compare the radiation performance of the GateMate with other FPGAs tested at the European Organization for Nuclear Research (CERN). The test architecture consists of the device under test (DUT) FPGA and a TESTER FPGA whose task is to provide inputs to the DUT and record its response. The DUT and TESTER designs developed for all tests are discussed in detail. Finally, the results obtained during the irradiation campaigns are presented, showing that the GateMate FPGA performs similarly to other FPGAs using the same process technology. Only the benchmark test was not finalized, as implementation problems prevented its completion in the given time frame. The thesis concludes with a comprehensive summary and outlook.},
  language  = {en}
}
@phdthesis{Shi2022,
  type      = {Master Thesis},
  author    = {Shi, Yanchen},
  title     = {Power Simulation of a MIPS microAptiv UP Core implemented as a virtual ASIC prototype in a 65nm CMOS technology},
  doi       = {10.26205/opus-3217},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-32171},
  pages     = {93},
  year      = {2022},
  abstract  = {This thesis presents a power simulation of a MIPS MicroAptiv UP Core implemented as a virtual ASIC prototype using Taiwan Semiconductor Manufacturing Company(TSMC) 65 nm CMOS technology. Based on the MIPS instruction set program data is generated and introduced in the simulation by means of initialization files. Before the simulation, technology specific SRAM modules are integrated into theMIPS core. Two different programs are used for power characterization. The first program performs frequent memory accesses by means of load/store word instructions, while the second program is a loop which operates on registers only and mainly increments addresses. The simulation is based on a virtual prototype which is generated by synthesis and place \& route including post-layout parasitic extractions. The stimuli for the power extraction is generated via gate-level simulation and forwarded to the power calculation engine. The effect of X-propagation on gate-level simulations is avoided by modifying the address-related statements in the execution data path module, which use another form of 2 to 1 multiplexer, setting the output to zero for all input signals even with an initial value of 'x' without changing the functionality. Finally, the consumed power is provided by reports generated by the power simulation engine. The memory-centric program consumes 35.39mW of internal power using instructions, which is 0.73mW less than the internal power of the register-centric program, and the overall average power is also lower by almost 0.7mW.},
  language  = {en}
}
@phdthesis{Pille2021,
  type      = {Master Thesis},
  author    = {Pille, Andreas},
  title     = {Optimierung eines Local Passive Interpolation Time-to-Digital Converters mit Sub-Gate Delay f{\"u}r eine Time-of-Flight Anwendung},
  doi       = {10.26205/opus-2990},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29907},
  pages     = {82},
  year      = {2021},
  abstract  = {Im Rahmen dieser Masterthesis wird in Zusammenarbeit mit der Firma Elmos Semiconductor AG ein Time-To-Digital Converter fur eine Time-of-Flight Anwendung weiterentwickelt und optimiert. Als Ausgangspunkt dafur dient die in der vorhergehenden Masterstudienarbeit optimierte Schaltung eines vorhandenen TDC. Die prim{\"a}re Aufgabe des Time-to-Digital Converters ist die Quantifizierung einer zeitlichen Verz{\"o}gerung zwischen zwei Eingangssignalen. Genutzt wird dafur ein Local Passive Interpolation (LPI) TDC mit einer angepeilten Aufl{\"o}sung von 70 Pikosekunden, der als integrierte Schaltung in einer 350 nm CMOS-Technologie realisiert wird. Hauptbestandteil dieser Arbeit ist die Verringerung vorhandener Messungenauigkeiten, die Untersuchung des Einflusses von Layout-Effekten auf die Funktion des TDC und die Uberf{\"u}hrung der optimierten Schaltung in ein Layout.},
  language  = {de}
}
@phdthesis{Zorn2019,
  type      = {Master Thesis},
  author    = {Zorn, Jendrik},
  title     = {Messtechnische Validierung eines Shunt-Low-Dropout- Spannungsreglers zur strombasierten Versorgung der seriell verschalteten Pixel-Detektormodule des ATLAS- und CMS-Experiments am High-Luminosity Large Hadron Collider},
  doi       = {10.26205/opus-3054},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30541},
  pages     = {86},
  year      = {2019},
  abstract  = {In dieser Masterthesis wird ein Shunt-Low-Dropout-Spannungsregler messtechnisch {\"u}berpr{\"u}ft. Dieser Regler entsteht in Kooperation zwischen der Fachhochschule Dortmund und dem Kernforschungszentrum CERN f{\"u}r die Nutzung in Experimenten am LHC-Teilchenbeschleuniger in Genf. Der Fokus liegt auf der Messung der ersten beiden entwickelten Testchips des Projektes RD53B, inklusive der technischen Grundlagen, des genutzten Messaufbaus und der Validierung. Diese Thesis soll den Grundstein f{\"u}r Messungen an den folgenden Chipgenerationen im Rahmen des Projektes legen.},
  language  = {de}
}
@phdthesis{Beer2021,
  type      = {Master Thesis},
  author    = {Beer, Aaron},
  title     = {Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen},
  doi       = {10.26205/opus-3114},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31146},
  pages     = {187},
  year      = {2021},
  abstract  = {Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller f{\"u}r die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erl{\"a}utert und die f{\"u}r die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erl{\"a}utert und die erzielten Optimierungen anhand der Testschaltungen dargestellt.},
  language  = {de}
}
@phdthesis{Led{\"u}c2021,
  type      = {Master Thesis},
  author    = {Led{\"u}c, Philipp},
  title     = {Erweiterung feldprogrammierbarer Bausteine um eine PCI Express Schnittstelle als Schl{\"u}sseltechnologie zur Vernetzung digitaler Systeme und k{\"u}nstlicher Intelligenz},
  doi       = {10.26205/opus-3076},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30760},
  pages     = {199},
  year      = {2021},
  abstract  = {In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core f{\"u}r die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardware{\"u}begreifenden Systemen der K{\"u}nstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeing{\"u}ltiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzusch{\"a}tzen und wenn m{\"o}glich zu verringern.},
  language  = {de}
}
@phdthesis{D{\"u}perthal2019,
  type      = {Master Thesis},
  author    = {D{\"u}perthal, Johannes},
  title     = {Erweiterung eines Clocktree-Analyse-Tools zur Feststellung der strukturellen {\"A}quivalenz von Clocktrees},
  doi       = {10.26205/opus-3067},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30676},
  pages     = {86},
  year      = {2019},
  abstract  = {In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enth{\"a}lt, sind Teil der Tcl- Anwendung. Die Benutzeroberfl{\"a}che wird durch eine Qt-Applikation realisiert, welche durch die Komponente f{\"u}r den Vergleich der Clocktrees erg{\"a}nzt wird. Der Algorithmus f{\"u}r diesen {\"A}quivalenzcheck basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert, um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente, welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic- Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist.},
  language  = {de}
}
@phdthesis{Yilmaz2019,
  type      = {Master Thesis},
  author    = {Yilmaz, Semih},
  title     = {Entwurf eines strahlenharten 5V Spannungsreglers aus kaskodierten D{\"u}nngate-Transistoren in einer 65nm CMOS Technologie},
  doi       = {10.26205/opus-3062},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30621},
  pages     = {71},
  year      = {2019},
  abstract  = {Der vorliegende Bericht „Entwurf eines strahlenharten 5V Spannungsreglers aus kaskodierten D{\"u}nngate-Transistoren in einer 65nm CMOS Technologie" beschreibt eine an der Fachhochschule Dortmund im Fachbereich Elektrotechnik im Rahmen der Masterthesis durchgef{\"u}hrte Studie. Ziel des Projekts ist die Entwicklung eines 5V Spannungsreglers, der einen CAN zu I2C Br{\"u}cken Chip mit Spannung versorgt. Dabei ist zu beachten, dass die Core Transistoren in 65nm CMOS mit einer maximalen Spannung von 1,2V betrieben werden k{\"o}nnen. Der Chip soll f{\"u}r die Steuerung des Atlas Pixel Detektors am CERN eingesetzt werden.},
  language  = {de}
}