@phdthesis{Achtelik2019,
  type      = {Master Thesis},
  author    = {Achtelik, Raphael},
  title     = {Entwicklung einer elektronischen Last zur Pr{\"u}fung von Spannungsversorgungen in der Produktentwicklung},
  doi       = {10.26205/opus-3068},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30681},
  pages     = {58},
  year      = {2019},
  abstract  = {In dieser Masterarbeit wird die Entwicklung einer elektronischen Last zur Pr{\"u}fung von Spannungsversorgungen in der Produktentwicklung beschrieben. Basierend auf den Ergebnissen einer vorherigen Arbeit, wurde ein Schaltplan entwickelt. Die theoretischen Grundlagen des in diesem Schaltplan verwendeten Regelkreises werden erl{\"a}utert und die Instabilit{\"a}t der Regelung, anhand von Simulationen, aufgezeigt. Anschließend wird eine geeignete Kompensationsschaltung entwickelt und deren Stabilit{\"a}t nachgewiesen. Es folgt die Auswahl von Bauteilen sowie die Worst-Case Betrachtungen der jeweiligen Betriebszust{\"a}nde. Der Erstellung eines Platinen Layouts und einer Programmierung des verwendeten Mikrocontrollers folgen abschließende Funktionstests der erstellten Platine.},
  language  = {de}
}
@phdthesis{Beer2021,
  type      = {Master Thesis},
  author    = {Beer, Aaron},
  title     = {Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen},
  doi       = {10.26205/opus-3114},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-31146},
  pages     = {187},
  year      = {2021},
  abstract  = {Die vorliegende Masterthesis beschreibt die Implementierung eines bayesschen Algorithmus zur Optimierung von Syntheseergebnissen. Zu Beginn wird eine Einleitung in die Synthese digitaler Schaltungen sowie aller f{\"u}r die Optimierung relevanten Parameter gegeben. Das Liberty-Format zur Beschreibung von Zellbibliotheken wird erl{\"a}utert und die f{\"u}r die Optimierung erstellte Zellbibliothek imes_cc wird vorgestellt. Daraufhin wird die Synthese von Testschaltungen unter Einbezug der Bibliothek mithilfe eines automatisierten Arbeitsablaufs vorgestellt. Hierbei werden Timing-, Area-, und Power-Parameter zur Beurteilung der synthetisierten Netzliste aus den erstellten Reports herausgelesen und vergleichend dargestellt. Die Implementierung des Algorithmus auf Basis des Scikit-Optimize-Moduls wird daraufhin erl{\"a}utert und die erzielten Optimierungen anhand der Testschaltungen dargestellt.},
  language  = {de}
}
@phdthesis{D{\"u}perthal2019,
  type      = {Master Thesis},
  author    = {D{\"u}perthal, Johannes},
  title     = {Erweiterung eines Clocktree-Analyse-Tools zur Feststellung der strukturellen {\"A}quivalenz von Clocktrees},
  doi       = {10.26205/opus-3067},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30676},
  pages     = {86},
  year      = {2019},
  abstract  = {In dieser Masterthesis wird die Entwicklung einer Komponente zum Vergleich von Clocktrees beschrieben, die als Erweiterung in ein bestehendes Clocktree-Analyse-Tool integriert wird. Das bestehende Programm ist aus einer Tcl-Anwendung und einer Qt-Applikation aufgebaut. Alle Algorithmen und eine Datenbasis, welche die Daten zu den Clocktrees enth{\"a}lt, sind Teil der Tcl- Anwendung. Die Benutzeroberfl{\"a}che wird durch eine Qt-Applikation realisiert, welche durch die Komponente f{\"u}r den Vergleich der Clocktrees erg{\"a}nzt wird. Der Algorithmus f{\"u}r diesen {\"A}quivalenzcheck basiert auf der Graphentheorie. Dazu werden die Clocktrees in Baum-Graphen transformiert, um die daraus resultierenden Strukturen vergleichbar zu machen. Die ermittelten Elemente, welche den Unterschied verursachen, werden in der Qt-Applikation, in einem Schematic- Viewer-Widget koloriert, das bereits in der bestehenden Applikation implementiert ist.},
  language  = {de}
}
@phdthesis{Fr{\"o}se2019,
  type      = {Master Thesis},
  author    = {Fr{\"o}se, Tobias},
  title     = {Strahlenharter CAN Physical Layer in 65 nm CMOS Technologie f{\"u}r das Kontrollsystem des ATLAS Pixeldetektors},
  doi       = {10.26205/opus-3064},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30649},
  pages     = {95},
  year      = {2019},
  abstract  = {Die vorliegende Masterthesis beschreibt die Entwicklung eines Strahlenharten CAN Physical Layer in einer 65 nm CMOS Technologie f{\"u}r das Kontrollsystem des ATLAS Pixeldetektors. Dieser CAN Physical Layer ist Bestandteil des DCS Chips (Detector Control System), der im Rahmen des Upgrades des ATLAS Pixeldetektors zum High Luminosity Large Hadron Collider (HL-LHC) entwickelt wird. Die Aufgabe des DCS Chips ist die Steuerung und {\"U}berwachung der Sensorik des ATLAS Pixeldetektors. Die Transistoren der verwendeten Technologie d{\"u}rfen mit maximal 1,2 Volt betrieben werden. Um dennoch die Kompatibilit{\"a}t zum CAN Standard beizubehalten ist es notwendig mit wesentlich h{\"o}heren Spannungspegeln zu arbeiten. Im Verlauf dieser Masterthesis werden zu diesem Zweck ein CAN Treiber, ein Levelshifter und ein CAN Empf{\"a}nger entworfen, die dazugeh{\"o}rigen Layouts erstellt und die Eigenschaften der Schaltungen auf dem ersten gefertigten Prototyp des DCS Chips vermessen.},
  language  = {de}
}
@phdthesis{Jung2023,
  type      = {Master Thesis},
  author    = {Jung, Richard},
  title     = {Radiation Qualification of the Cologne Chip GateMate A1 FPGA},
  doi       = {10.26205/opus-3364},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33643},
  pages     = {118},
  year      = {2023},
  abstract  = {In this thesis, the radiation sensitivity of the novel Cologne Chip GateMate A1 field-programmable gate array (FPGA) is evaluated. An initial introduction of radiation mechanisms and their effects on electronics is given, followed by a brief overview of radiation test standards. The common elements present in FPGAs are discussed, which is followed by details of the GateMate FPGA device and a description of the software design flow. Afterwards, the development of a purpose-built printed circuit board (PCB) for radiation tests with the GateMate FPGA is detailed. Four components of the GateMate have been tested during three radiation campaigns, as well as a benchmark circuit to compare the radiation performance of the GateMate with other FPGAs tested at the European Organization for Nuclear Research (CERN). The test architecture consists of the device under test (DUT) FPGA and a TESTER FPGA whose task is to provide inputs to the DUT and record its response. The DUT and TESTER designs developed for all tests are discussed in detail. Finally, the results obtained during the irradiation campaigns are presented, showing that the GateMate FPGA performs similarly to other FPGAs using the same process technology. Only the benchmark test was not finalized, as implementation problems prevented its completion in the given time frame. The thesis concludes with a comprehensive summary and outlook.},
  language  = {en}
}
@phdthesis{Krause2018,
  type      = {Master Thesis},
  author    = {Krause, Matthias},
  title     = {Entwicklung eines Delay-Locked Loop basierten Time-to- Digital Converters mit Sub-Gate-Delay Aufl{\"o}sung f{\"u}r eine Time-of-Flight Anwendung in 350 nm CMOS Technologie},
  doi       = {10.26205/opus-3049},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30496},
  pages     = {107},
  year      = {2018},
  abstract  = {In dieser Thesis wird ein Time-to-Digital Converter mit einer Sub-Gate-Delay Aufl{\"o}sung, also einer h{\"o}heren Aufl{\"o}sung als die Durchlaufzeit eines in dieser Prozesstechnik realisierten Inverters, mithilfe verschiedener Ans{\"a}tze, wie dem Vernier TDC oder dem Local Passive Interpolation TDC, untersucht. Hierbei wird eine Delay-Locked Loop genutzt, um die Durchlaufzeit der jeweiligen Inverterkette zu regeln. Der Vorteil dieses Ansatzes ist, dass die Durchlaufzeit auch bei PVT-Variationen, also Variation der Prozesscorner, Versorgungsspannung und Temperatur, auf die Referenzperiodendauer eingestellt wird. Somit sind lokale Prozessabweichungen die vorherrschende Quelle f{\"u}r Ungenauigkeiten in der Aufl{\"o}sung des TDC. Die Aufl{\"o}sung kann mithilfe der differentialen und integralen Nichtlinearit{\"a}t beschrieben und ausgewertet werden.},
  language  = {de}
}
@phdthesis{Led{\"u}c2021,
  type      = {Master Thesis},
  author    = {Led{\"u}c, Philipp},
  title     = {Erweiterung feldprogrammierbarer Bausteine um eine PCI Express Schnittstelle als Schl{\"u}sseltechnologie zur Vernetzung digitaler Systeme und k{\"u}nstlicher Intelligenz},
  doi       = {10.26205/opus-3076},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30760},
  pages     = {199},
  year      = {2021},
  abstract  = {In dieser Masterthesis wird die Entwicklung eines PIPE IP-Cores als erster Entwicklungsschritt hin zu einem PCI Express Soft Core f{\"u}r die FPGA-basierte Implementierung beschrieben. Der Entwicklungsansatz hat zum Ziel, FPGAs mit integriertem Serializer/Deserializer (SerDes) auf den Einsatz in hardware{\"u}begreifenden Systemen der K{\"u}nstlichen Intelligenz (KI) vorzubereiten. Die Entwicklung basiert hierbei auf der FPGA-Produktfamilie GateMateTM des deutschen Unternehmens Cologne Chip AG. Allerdings versteht sich die Entwicklung als allgemeing{\"u}ltiger Ansatz, der auch anderen FPGA-Herstellern die Herangehensweise an die Thematik erleichtern und helfen soll, den notwendigen Entwicklungsaufwand abzusch{\"a}tzen und wenn m{\"o}glich zu verringern.},
  language  = {de}
}
@phdthesis{Lippold2018,
  type      = {Master Thesis},
  author    = {Lippold, Markus},
  title     = {Entwurf einer Delay-Locked Loop f{\"u}r die Nutzung als Time-to- Digital Converter in einer Time-of-Flight Anwendung in 350nm CMOS Technologie},
  doi       = {10.26205/opus-3050},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30508},
  pages     = {120},
  year      = {2018},
  abstract  = {Im Rahmen dieser Masterthesis wird eine Delay-Locked Loop von einem idealen Aufbau {\"u}ber Verilog-A Modellen bis hin zur realen Umsetzung entworfen. Diese Delay-Locked Loop (DLL) wird f{\"u}r die Nutzung in einem Time-to-Digital Converter (TDC) mit Local-Passiv-Interpolation, entwickelt. Mit Hilfe des TDC soll eine Verz{\"o}gerungszeit bei einer Time-of-Flight Anwendung ermittelt werden. Hauptbestandteil dieser Arbeit ist es, eine Charge Pump zu implementieren, welche eine geringe Auswirkung auf die Phasenverschiebung der Regelschleife aufgrund von parasit{\"a}ren Eigenschaften im Schaltmoment aufweist. Zudem wird f{\"u}r die Stromregelung innerhalb der Charge Pump ein pr{\"a}ziser Transkonduktanzverst{\"a}rker (OTA) mit einem hohen Eingangsspannungsbereich implementiert. F{\"u}r die Entkopplung der Verz{\"o}gerungskette als Last von der Filterspannung wird ein Low-Dropout Spannungsregler (LDO) entwickelt. Im Verlauf der Arbeit hat sich gezeigt, dass eine Charge Pump, aufgebaut mit einem differentiellen Stromzweig, aufgrund des konstant fließenden Stroms die geringsten parasit{\"a}ren Einfl{\"u}sse aufweist. Innerhalb dieser Charge Pump wird ein gefalteter Transkonduktanzverst{\"a}rker als Spannungsfolger genutzt, um das Potential in den Zweigen der differentiellen Stufe aneinander anzugleichen und somit die Einfl{\"u}sse im Schaltmoment zu verringern. Zus{\"a}tzlich erfolgt {\"u}ber diesen Verst{\"a}rker eine exakte Stromanpassung der UP- und DOWN-Str{\"o}me. F{\"u}r die Umsetzung der Verz{\"o}gerungskette wird das Rauschverhalten verschiedener CMOSInverter bez{\"u}glich Phasenrauschen und Jitter simuliert. Aufgrund dieser Simulationen ist der differentielle Inverter mit NMOS-Kreuzkopplung f{\"u}r die Umsetzung der Delay-Line ausgew{\"a}hlt worden. Die real aufgebaute Delay-Locked Loop wird nach der Spezifikation f{\"u}r Automobilanwendungen in einem Temperaturbereich von -50°C bis 120°C simuliert. Zus{\"a}tzlich werden globale und lokale prozessbedingte Variation ber{\"u}cksichtigt. Bei dieser Simulation stellt sich eine maximale Phasenverschiebung zur Referenzperiodendauer von 218 ps ein. Dies entspricht bei einer Referenzfrequenz von 25 MHz einer Abweichung von ca. 0,5 \% und f{\"u}hrt zu einem Messfehler der Delay-Locked Loop von 3 cm. Somit k{\"o}nnte im schlechtesten Fall ein Objekt von der ToF-Kamera mit einem Fehler von 3 cm detektiert werden.},
  language  = {de}
}
@phdthesis{Pille2021,
  type      = {Master Thesis},
  author    = {Pille, Andreas},
  title     = {Optimierung eines Local Passive Interpolation Time-to-Digital Converters mit Sub-Gate Delay f{\"u}r eine Time-of-Flight Anwendung},
  doi       = {10.26205/opus-2990},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-29907},
  pages     = {82},
  year      = {2021},
  abstract  = {Im Rahmen dieser Masterthesis wird in Zusammenarbeit mit der Firma Elmos Semiconductor AG ein Time-To-Digital Converter fur eine Time-of-Flight Anwendung weiterentwickelt und optimiert. Als Ausgangspunkt dafur dient die in der vorhergehenden Masterstudienarbeit optimierte Schaltung eines vorhandenen TDC. Die prim{\"a}re Aufgabe des Time-to-Digital Converters ist die Quantifizierung einer zeitlichen Verz{\"o}gerung zwischen zwei Eingangssignalen. Genutzt wird dafur ein Local Passive Interpolation (LPI) TDC mit einer angepeilten Aufl{\"o}sung von 70 Pikosekunden, der als integrierte Schaltung in einer 350 nm CMOS-Technologie realisiert wird. Hauptbestandteil dieser Arbeit ist die Verringerung vorhandener Messungenauigkeiten, die Untersuchung des Einflusses von Layout-Effekten auf die Funktion des TDC und die Uberf{\"u}hrung der optimierten Schaltung in ein Layout.},
  language  = {de}
}
@phdthesis{Reiners2019,
  type      = {Master Thesis},
  author    = {Reiners, Jan-Morten},
  title     = {Charakterisierung und Analyse vom Reverse and Forward Body Biasing als Durchsatz- und Leistungsoptimierungstechnik f{\"u}r Multi-Core Mikrocontroller},
  doi       = {10.26205/opus-3057},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-30571},
  pages     = {85},
  year      = {2019},
  abstract  = {Diese Masterthesis besch{\"a}ftigt sich im Rahmen des Testchips TC1.5 der Infineon Austria AG mit der Analyse und Charakterisierung des Reverse und Forward Body Biasing mit differentieller Spannungsskalierung. In einem theoretischen Grundlagenteil werden dem Leser zun{\"a}chst die Beweggr{\"u}nde sowie die n{\"o}tigen Informationen der zugrunde liegenden Halbleiter-Technologie vermittelt, um ihn an die Thematik des Body Biasing und der Power Management Einheiten heranzuf{\"u}hren. Es folgt die Beschreibung des AurixPlus-digital EVR and PMS Testchips (Version 1.5) hinsichtlich seiner Struktur und Funktionalit{\"a}t. Den Kern der Arbeit bilden der Aufbau eines teilweise automatisieren Messplatzes, die Entwicklung einer Testsoftware (Python, C\#), die Erarbeitung von Test Spezifikationen sowie die Durchf{\"u}hrung entsprechender Messungen zur Analyse und Charakterisierung. Die Ergebnisse dieser Messungen werden im Anschluss eingehend besprochen und mit Bezug auf zuk{\"u}nftige Entwicklungen in diesem Bereich bewertet.},
  language  = {de}
}