@phdthesis{Koers2024,
  type      = {Master Thesis},
  author    = {Koers, Lars},
  title     = {Setup of test environments based on a Xilinx Zynq SoC for measuring the leakage current and for radiation qualifcation of SRAM based FPGAs},
  doi       = {10.26205/opus-3803},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-38039},
  pages     = {136},
  year      = {2024},
  abstract  = {This thesis discusses the development of test environments using Xilinx Zynq System on Chip (SoC) for measuring leakage currents and radiation qualification of Static Random Access Memory (SRAM) based Field Programmable Gate Arrays (FPGAs) at European Organisation for Nuclear Research (CERN). The effects of radiation on electronic components are explained, followed by an introduction to the FPGAs used. The GateMate FPGAs leakage current is measured in its application area with respect to temperature and core voltages. A comparable testing environment is used from the tester to the tested device, as it will later be used at CERN. The GateMate is being prepared in this setup for the finalization of radiation qualification at CERN, to be transferred later. For this purpose, the basic tests are explained and the outstanding tests are then carried out. The Lattice iCE40 UltraLite FPGA is used in an initial application test to determine its suitability for further radiation qualification tests at CERN. The analysis and presentation of the test results are followed by a summary and outlook.},
  language  = {en}
}
@phdthesis{M{\"u}ller-Baumgart2024,
  type      = {Master Thesis},
  author    = {M{\"u}ller-Baumgart, Ulf},
  title     = {Creation of general representation of a local power grid as a basis for an embedding of electrical devices},
  doi       = {10.26205/opus-3795},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37955},
  pages     = {96},
  year      = {2024},
  language  = {en}
}
@phdthesis{Alaee2024,
  type      = {Master Thesis},
  author    = {Alaee, Ladan},
  title     = {Design and Implementation of a Mixed-Signal Processing Chain for the Optical Determination of Rotation Angles},
  doi       = {10.26205/opus-3793},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37932},
  pages     = {264},
  year      = {2024},
  abstract  = {The aim of this master thesis is the design and implementation of mixed-signal processing chain for the optical determination of rotation angles by means of four sensors implemented as photodiodes with integrated polarization filters and a high-precision CORDIC hardware design implemented on an FPGA in Verilog. Furthermore, a light source and a polarizer are integrated in the measurement setup which is configured using an QT application.},
  language  = {en}
}
@phdthesis{Garc{\´i}a Rodr{\´i}guez2023,
  type      = {Master Thesis},
  author    = {Garc{\´i}a Rodr{\´i}guez, Saul},
  title     = {Design and FPGA implementation of a highly resource-efficient AES-256 encryption and decryption engine},
  doi       = {10.26205/opus-3747},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37471},
  pages     = {263},
  year      = {2023},
  abstract  = {Growing demand for security in a wide range of fields gives raise to research for more efficient and modern methods. Additionally, the increase of systems that are deployed on hardware requires security to be embedded in small area to protect intellectual property, hardware, and integrity and confidentially of sensible data. Therefore, in this work a design and FPGA implementation of a highly resource-efficient AES-256 encryption and decryption engine is presented, as well as its comparison with state-of-the-art designs. The design shows a reduction in the resources used due to its architecture to reuse hardware throughout all the processing. The design is implemented on a Xilinx Artix-7 FPGA.},
  language  = {en}
}
@phdthesis{Sarangi2023,
  type      = {Master Thesis},
  author    = {Sarangi, Jitikantha},
  title     = {Digital Calibration, Closed Loop Regulation and Implementation of Digital Debugging Features for the Delay Asymmetry Compensation Logic of a 3D Polarization Camera Based on Time-of-Flight Principle},
  publisher = {Fachhochschule Dortmund},
  address   = {Dortmund},
  doi       = {10.26205/opus-3732},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-37323},
  pages     = {107},
  year      = {2023},
  abstract  = {The work presented in this thesis deals with the distance measurement aspect of a 3D Polarization ToF camera for automotive applications that uses a Time-to-Digital Converter (TDC) to measure the time interval between the emission of light from a source and its reception. Based on the measurement of the time interval, distance can be calculated by applying the equation of motion. In application, achieving an exact distance measurement is quite strenuous because the operating conditions of the design are susceptible to change due to environmental factors. Therefore, to achieve accuracy in distance measurement, the time interval between the emission and reception of light must be measured precisely. For this purpose, a delay asymmetry compensation logic is developed. This thesis elaborates the addition of debugging features, redesign of some components, digital calibration approach and the entire testbench environment of the delay asymmetry compensation logic. It also sheds light on the implementation of the designed logic for its successful realisation in real hardware. Lastly, it concludes by narrating future prospects and further scopes of development.},
  language  = {en}
}
@phdthesis{ZahnHonermann2022,
  type      = {Master Thesis},
  author    = {Zahn, Christian and Honermann, Alexander},
  title     = {Behavioral Insurance: Nudging als Instrument zur F{\"o}rderung des Vertriebs nachhaltiger Versicherungsprodukte in Deutschland},
  doi       = {10.26205/opus-3648},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-36489},
  pages     = {165},
  year      = {2022},
  abstract  = {Der Klimawandel stellt eine der gr{\"o}ßten globalen Herausforderungen dar. Um den dras-tischen Auswirkungen entgegenzuwirken, sind Versicherungsunternehmen als bedeu-tendste institutionelle Investoren in Deutschland gefordert, durch die Umlenkung von Ka-pital in nachhaltige Investitionen einen Beitrag zur nachhaltigen Entwicklung zu leisten. Insbesondere private nachhaltige Altersvorsorgeprodukte besitzen dabei eine große He-belwirkung im Transformationsprozess. Aufgrund diverser Kaufbarrieren werden derar-tige Produkte jedoch aktuell noch nicht ausreichend konsumiert. W{\"a}hrend sich das In-strument des Nudgings zur F{\"o}rderung nachhaltigen Konsums in anderen Anwendungs-feldern bereits als erfolgreich bewiesen hat, existieren f{\"u}r den Vertrieb nachhaltiger Ver-sicherungsprodukte bislang keine Forschungen. Diese Masterarbeit besch{\"a}ftigt sich daher mit der Frage, ob sich die Kaufbereitschaft der Verbraucher f{\"u}r private nachhaltige Al-tersvorsorgeprodukte mithilfe des Nudgings erh{\"o}hen l{\"a}sst. Die Ergebnisse des durchge-f{\"u}hrten Laborexperiments zeigen, dass sowohl der Einsatz des Nudges G{\"u}tesiegel als auch des Nudges Soziale Norm zu einer Erh{\"o}hung der Kaufintention f{\"u}hrt. Zur F{\"o}rderung des Vertriebs nachhaltiger Altersvorsorgeprodukte wird daher auf Grundlage der Ergeb-nisse die Implementierung von Nudging in vorvertragliche Entscheidungssituationen empfohlen.},
  language  = {de}
}
@phdthesis{Jung2023,
  type      = {Master Thesis},
  author    = {Jung, Richard},
  title     = {Radiation Qualification of the Cologne Chip GateMate A1 FPGA},
  doi       = {10.26205/opus-3364},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33643},
  pages     = {118},
  year      = {2023},
  abstract  = {In this thesis, the radiation sensitivity of the novel Cologne Chip GateMate A1 field-programmable gate array (FPGA) is evaluated. An initial introduction of radiation mechanisms and their effects on electronics is given, followed by a brief overview of radiation test standards. The common elements present in FPGAs are discussed, which is followed by details of the GateMate FPGA device and a description of the software design flow. Afterwards, the development of a purpose-built printed circuit board (PCB) for radiation tests with the GateMate FPGA is detailed. Four components of the GateMate have been tested during three radiation campaigns, as well as a benchmark circuit to compare the radiation performance of the GateMate with other FPGAs tested at the European Organization for Nuclear Research (CERN). The test architecture consists of the device under test (DUT) FPGA and a TESTER FPGA whose task is to provide inputs to the DUT and record its response. The DUT and TESTER designs developed for all tests are discussed in detail. Finally, the results obtained during the irradiation campaigns are presented, showing that the GateMate FPGA performs similarly to other FPGAs using the same process technology. Only the benchmark test was not finalized, as implementation problems prevented its completion in the given time frame. The thesis concludes with a comprehensive summary and outlook.},
  language  = {en}
}
@phdthesis{Drissi El Bouzaidi2023,
  type      = {Master Thesis},
  author    = {Drissi El Bouzaidi, Achraf},
  title     = {Entwurf von seriellen Schnittstellen zur Konfiguration und Test integrierter Schaltkreise},
  doi       = {10.26205/opus-3368},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33685},
  pages     = {148},
  year      = {2023},
  abstract  = {Diese Masterarbeit befasst sich mit der Entwicklung von serieller Schnittstelle zur Konfiguration und {\"U}berpr{\"u}fung von integrierten Schaltungen. Das Projekt behandelt zum einen die Umsetzung eines I2C-Master-Interfaces in Verilog und die Optimiereung und Erweiterung der Schaltung. Der Hauptfokus liegt jedoch auf der Implementierung des JTAG (Joint Test Action Group) Protokolls in Verilog. Der Bericht gliedert sich in zwei Teile. Der erste Teil befasst sich mit den grundlegenden Funktionen des I2C-Master gem{\"a}ß der NXP-UM10204 Spezifikation. Hier wird dargestellt, wie die Grundschaltung implementiert wurde und wie die implementierten Module genutzt werden k{\"o}nnen. Der Hauptbestandteil besch{\"a}ftigt sich mit den grundlegenden Konzepten des JTAG-Standards und seiner praktischen Anwendung. Es wird demonstriert, wie das JTAGProtokoll in Verilog umgesetzt wurde und wie es zur {\"U}berpr{\"u}fung und Konfiguration des Zustands eines integrierten Schaltkreises genutzt werden kann. Der Bericht schließt mit der Simulation von Testf{\"a}llen und einer Zusammenfassung der Ergebnisse.},
  language  = {de}
}
@phdthesis{Christiani2023,
  type      = {Master Thesis},
  author    = {Christiani, Stanislav},
  title     = {Entwurf eines integrierten 3-Level Abw{\"a}rtswandlers in einer 180nm CMOS Technologie},
  doi       = {10.26205/opus-3361},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33610},
  pages     = {80},
  year      = {2023},
  abstract  = {In dieser Arbeit wird ein 3-Level-Abw{\"a}rtswandler unter idealen und realen Bedingungen analysiert. Unter idealen Bedingungen werden der Tastgrad, die Induktivit{\"a}t und Kapazit{\"a}t des LC-Gliedes, die Stromwelligkeit, die Ausgangsspannungswelligkeit, die Spannung und die Spannungswelligkeit am fliegenden Kondensator sowie die {\"U}bertragungsfunktion des 3-Level-Abw{\"a}rtswandler diskutiert und hergeleitet. Unter realen Bedienungen werden die Implementierung des fliegenden Kondensators und die zeitliche Fehlanpassung zwischen den beiden Schaltsignalen diskutiert. Die {\"U}bertragungsfunktion des PID-Kompensators wird ausf{\"u}hrlich beschrieben und hergeleitet. Ziel dieser Arbeit ist es, einen 3-Level-Abw{\"a}rtswandler in einer 180nm CMOS Technologie unter Zuhilfenahme der Entwicklungssoftware „Cadence Virtuoso" zu entwerfen und durch Simulationen zu analysieren. Bei einer gegebenen Eingangsspannung von 3 V soll der Wandler eine Spannung von 1 V f{\"u}r einen maximalen Laststrom von 400 mA ausgeben. Die Welligkeit der Ausgangsspannung darf 10 mV nicht {\"u}berschreiten und die Schaltfrequenz soll bei 4 MHz liegen.},
  language  = {de}
}
@phdthesis{Salkovic2023,
  type      = {Master Thesis},
  author    = {Salkovic, Edis},
  title     = {Entwicklung eines Mixed-Signal-Frontends f{\"u}r die Validierung von integrierten Halbleitern im Automobil-Temperaturbereich},
  doi       = {10.26205/opus-3359},
  url       = {https://nbn-resolving.org/urn:nbn:de:hbz:dm13-33597},
  pages     = {109},
  year      = {2023},
  abstract  = {Im Rahmen dieser Masterthesis soll die bereits im Rahmen meiner Masterstudienarbeit entwickelte Frontend-Platine best{\"u}ckt und im Zusammenspiel mit einem Zedboard in Betrieb genommen werden. Das Zedboard ist mit einem Baustein von Xilinx best{\"u}ckt, der sowohl einen FPGA als auch einen ARM-Mikrocontroller beinhaltet. Der FPGA-Mikrocontroller wurde bereits so konfiguriert, dass SPI Schnittstellen implementiert sind, die f{\"u}r die Ansteuerung der ADCs und DACs verwendet werden k{\"o}nnen. Die Aufgabe dieser Masterthesis besteht darin die Software f{\"u}r den ARM-Mikrocontroller unter Petalinux zu schreiben, mit der die SPI Schnittstellen gelesen und beschrieben werden k{\"o}nnen. Der Softwareteil, welcher wesentlicher Bestandteil der Thesis ist, konnte zufriedenstellend gel{\"o}st werden, sodass alle gew{\"u}nschten Funktionen enthalten sind. Die Frontendplatine aus der Masterstudienarbeit wurde {\"u}berarbeitet und eine zweite Version angefertigt, welche bis auf einige kleine Fehler gut funktioniert.},
  language  = {de}
}